AR# 46750

Spartan-6 FPGA デザイン アシスタント - クロック バッファの使用

説明


Spartan-6 デバイス ファミリで使用可能なクロック バッファーにはさまざまな種類があり、アプリケーションのクロック配分用に選択することができます。このアンサーでは、 Spartan-6 デバイス ファミリで使用可能なクロック バッファーの各タイプについての資料が紹介されています。

注記 : このアンサーは、Spartan-6 FPGA ソリューション センター (ザイリンクス アンサー 44744) の一部です。Spartan-6 FPGA ソリューション センターには、Spartan-6 デバイスに関連するすべての質問への回答が含まれています。Spartan-6 FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Spartan-6 FPGA ソリューション センターから情報を入手してください。

ソリューション


Spartan-6 には、1) グローバル クロック ネットワーク用のクロック バッファー、2) 高速 I/O クロック ネットワーク用のクロック バッファーの 2 種類があります。

グローバル クロック ネットワーク用のバッファーは次のとおりです。
  • BUFG
  • BUFGCE
  • BUFGMUX
  • BUFH

BUFG/BUFGCE/BUFGMUX
BUFG/BUFGCTRL/BUFGMUX は、デバイス全体にあるロジックに分配する必要のあるグローバル クロック用に使用されます。BUFG バッファーには、グローバル クロック ピン (GCLK ピン)、クロック管理タイル (DCM または PLL)、ローカル配線 (ほとんどのケースで推奨されていません) を介してアクセスできます。BUFG バッファーの使用方法は、『Spartan-6 Clocking Resources Users Guide』 (UG382) グローバル クロッキング リソースに関するセクションを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug382.pdf

BUFH
水平クロック バッファー (BUFH) は 1 つの領域にある水平グローバル クロック ツリー スパインを駆動するものです。BUFH は、HCLK 行の半分にある 1 つのクロック信号を駆動します。BUFH は、インターコネクト ロジック、SelectIO ロジック、SDP48A1 タイル、またはブロック RAM にクロック供給するために使用されます。BUFH は、FPGA インターコネクト ロジックを使用してアクセスするか、同じ HCLK 行の DCM、PLL、または GTP DUAL タイルからの任意のクロック出力を使用して直接アクセスすることができます。BUFH バッファーの使用方法については、『Spartan-6 Clocking Resources Users Guide』 (UG382) のグローバル クロッキング リソースに関するセクションを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug382.pdf

高速 I/O クロック ネットワーク用のバッファーは次のとおりです。
  • BUFIO2
  • BUFPLL
  • BUFPLL_MCB

BUFIO2
ユーザーの設定方法によりますが、BUFIO2 バッファーには複数の機能があります。DCM または PLL と共に使用する場合は、専用入力配線およびデスキュー パスの一部になります。また、BUFIO2 は、IOSERDES にクロック供給するための高速 I/O クロックの専用バッファーにもなります。この場合、分周クロックおよび SERDES ストローブを提供する機能があります。BUFIO2 は、これが配置されているハーフ バンクにある I/O のみを駆動することができるので、使用の際はその配置に注意してください。このバッファーの使用方法の詳細は、『Spartan-6 Clocking Resources Users Guide』 (UG382) のクロック バッファーに関するセクションを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug382.pdf

BUFPLL

BUFPLL は、SDR モードの ISERDES および OSERDES のクロックおよびストローブを生成するための高速 I/O 配線用です。BUFPLL は PLL によって直接駆動する必要があり、SDR モードでのみ使用可能です。また、BUFPLL が配置されているバンクにある任意の I/O に接続できます。また、BUFPLL は、分周された GCLK が基準クロックとして提供されている場合 IOCLK に SERDESSTROBE をアラインし、有効動作であることを示すため LOCK 出力を提供します。このバッファーの使用方法については、『Spartan-6 Clocking Resources Users Guide』 (UG382) のクロック バッファーに関するセクションを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug382.pdf



BUFPLL_MCB

BUFPLL_MCB は統合されたメモリ コントローラー ブロック (MCB) の専用リソースで、Memory Interface Generator (MIG) ツールでのみ使用することができます。あるバンクで BUFPLL_MCB を 1 ツインプリメントすると、実際にはハードウェアではそのバンクの BUFPLL が 2 つ使用されます。このため、BUFPLL_MCB と BUFPLL は同じバンクでは使用できません。このバッファーの使用方法については、『Spartan-6 Clocking Resources Users Guide』 (UG382) のクロック バッファーに関するセクションを参照してください。
http://japan.xilinx.com/support/documentation/user_guides/ug382.pdf

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44744 Spartan-6 FPGA ソリューション センター N/A N/A

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AR# 46750
日付 01/31/2013
ステータス アクティブ
種類 一般
デバイス