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AR# 46762

7 シリーズ FPGA デザイン アシスタント - ブロック RAM および FIFO に関連する問題のトラブルシュート

説明


このアンサーでは、7 シリーズ ブロック RAM および FIFO に関する問題を解決するのに役立つ情報を掲載しています。

注記 : このアンサーは、ザイリンクス 7 シリーズ FPGA ソリューション センター (ザイリンクス アンサー 46370) の一部です。ザイリンクス 7 シリーズ FPGA ソリューション センターには、7 シリーズ デバイスに関連するすべての質問への回答が含まれています。 7 シリーズ FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス 7 シリーズ FPGA ソリューション センターから情報を入手してください。

ソリューション


7 シリーズ ブロック RAM または FIFO に関連した問題をデバッグするのに役立つ情報は次のとおりです。
  • 『7 シリーズ メモリ リソース ユーザー ガイド』を参照して、ブロック RAM または FIFO ブロックの使用が有効なコンフィギュレーションであるかどうかを確認してください。(http://japan.xilinx.com/support/documentation/user_guides/j_ug473_7Series_Memory_Resources.pdf)
  • デザインのビヘイビアー シミュレーションを実行して、ブロック RAM または FIFO の機能が正しいことを確認します。
  • PAR 後のタイミング シミュレーションを実行し、機能に問題がないことを確認します。エラーがここで発生する場合、デザインに正しく制約が設定されていない可能性があります。
  • すべての制御信号に正しく制約が設定されていて、同期信号であることを確認するため、タイミング レポートをチェックします。ザイリンクス FPGA デザインのタイミングの詳細については、ザイリンクス タイミング ソリューション センター (ザイリンクス アンサー 40832) を参照してください。
  • ChipScope Analyzer をデザインに挿入し、FIFO またはブロック RAM のすべてのポートをプローブします。ChipScope Analyzer は、デバイスでデザインの一部をプローブし、ハードウェアがリアル タイムにこれらの信号を表示するのに使用できます。ChipScope ツールの詳細は、ChipScope の製品ページをご覧ください。http://japan.xilinx.com/tools/cspro.htm

デザインでブロック RAM または FIFO にまだ問題がある場合は、次のサイトからウェブケースを開いてください。 http://japan.xilinx.com/support/clearexpress/websupport.htm

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46719 7 シリーズ FPGA デザイン アシスタント - トラブルシューティング N/A N/A
40832 ザイリンクス タイミング解析ソリューション センター N/A N/A
AR# 46762
作成日 03/20/2012
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7