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AR# 46765

Spartan-6 FPGA デザイン アシスタント - リソース使用率を抑えるための SRL の使用方法

説明

このアンサーでは、デバイスのリソース使用率を抑えるためのシフト レジスタ ルックアップ テーブル (SRL) の使用方法を説明します。

注記 : このアンサーは、Spartan-6 FPGA ソリューション センター (ザイリンクス アンサー 44744) の一部です。Spartan-6 FPGA ソリューション センターには、Spartan-6 デバイスに関連する質問を解決するのに役立つ情報が掲載されています。Spartan-6 FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Spartan-6 FPGA ソリューション センターから情報を入手してください。

ソリューション


Spartan-6 FPGA のシフト レジスタは、SLICEM にインプリメンテーションしたときに最も効率がよいように最適化されています。SLICEM ファンクション ジェネレーターは、スライスに含まれるフリップフロップを使用せずに 32 ビット シフト レジスタとしてコンフィギュレーションできます。このように使用すると、各 LUT で 1 ~ 32 クロック サイクルの間でシリアル データを遅延できます。shiftinD および shiftoutQ ラインで LUT をカスケード接続すると、より大型のシフト レジスタを作成できます。SLICEM に含まれる 4 つの LUT をカスケード接続すると、128 クロック サイクルまでの遅延を生成できます。また、複数の SLICEM のシフト レジスタを結合することも可能です。

遅延またはレイテンシの調整が必要なアプリケーションでこれらのシフト レジスタを使用すると、効率のよいデザインを開発できます。シフト レジスタは、同期 FIFO や CAM (Content Addressable Memory) デザインでも有益です。

デザイン内のシフト レジスタにリセットを使用しないでください。リセットを使用すると、SLICEM SRL 周辺に追加ロジックが必要となり、パフォーマンスが低下し、シフト レジスタをインプリメントするのに必要なロジック数が増加します。

デザインでの SRL の使用に関する詳細は、『デザイン パフォーマンス向上のための HDL コーディング法』 (WP231) を参照してください。
http://japan.xilinx.com/support/documentation/white_papers.htm

また、『Spartan-6 FPGA コンフィギャブル ロジック ブロック ユーザー ガイド』 (UG384) も参照してください。

http://japan.xilinx.com/support/documentation/spartan-6_user_guides.htm

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
44744 Spartan-6 FPGA ソリューション センター N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
46745 Spartan-6 FPGA デザイン アシスタント - Spartan-6 FPGA でのコンフィギャブル ロジックのデザイン N/A N/A
AR# 46765
作成日 03/27/2012
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
デバイス
  • Spartan-6 LX
  • Spartan-6 LXT
  • Spartan-6Q