DDRC インターフェイスのタイミングを正しくキャリブレーションするには、既存ボードのプロファイルをインポートするか、または使用するボードのプリント回路基板 (PCB) 遅延特性を入力し、トレーニング アルゴリズムの使用を考慮する必要があります。[DRAM Training] チェックボックスをオンにし、自動トレーニングをイネーブルにしてください。すべての DDR 規格に対してすべてのトレーニング アルゴリズムを使用できるわけではありません。
[DQS to Clock Delay] および [Board Delay] に、使用する PCB の遅延をナノ秒で入力してください。特定のトレーニング アルゴリズムをイネーブルにすると、Vivado / XPS ではこれらの行の情報を使用して、検索を開始する初期遅延値を決定します。トレーニング アルゴリズムがディスエーブルになっていたり、使用できない場合は、この遅延値はスタティック インターフェイス タイミングを計算するために使用されます。
次の遅延には、パッケージ遅延も含める必要があります (次の計算表には、Zynq-7000 パッケージ遅延が含まれる)。
[Board Delay Calculation Table] は、[DQS to Clock Delay] と [Board Delay] パラメーターの計算をしやすくするワークシートです。[Length] の下にリストされる信号グループのトレース長の中間範囲を入力し、必要であれば関連する伝搬遅延を調整します。 [Package Length (mils)] のデフォルトは Zynq パッケージ遅延から抽出され、[Length (mm)] の測定に既に Zynq パッケージ遅延が含まれている場合は 0 に設定できます。 メモリ パッケージのトレース長も [Length (mm)] の測定に含める必要があります。
Vivado DDR コンフィギュレーション GUI :
EDK XPS DDR コンフィギュレーション GUI :
詳細は、『Zynq-7000 All Programmable SoC テクニカル リファレンス マニュアル』 (UG585) の「DDR メモリ コントローラー」という章の「初期化とキャリブレーション」セクションを参照してください。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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