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AR# 4679: A1.5/F1.5 Virtex Map reports that an output is not connected, but does not trim the logic: Warning:xvkdr - blockcheck
AR# 46791: Spartan-6 FPGA Design Assistant - Troubleshoot Common Fabric Problems
AR# 46791
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Spartan-6 FPGA デザイン アシスタント - 一般的なデバイスの問題のトラブルシュート
説明
ソリューション
アンサー レコード リファレンス
説明
このアンサーでは、Spartan-6 FPGA デザインのデバイス リソースに関する一般的な問題のソリューションを説明します。
注記 :
このアンサーは、Spartan-6 FPGA ソリューション センター
(ザイリンクス アンサー 44744)
の一部です。Spartan-6 FPGA ソリューション センターには、Spartan-6 デバイスに関連するすべての質問への回答が含まれています。Spartan-6 FPGA を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Spartan-6 FPGA ソリューション センターから情報を入手してください。
ソリューション
一般的なデバイス関連の問題のリストから該当するものを選んでください。各アンサーには、問題を解決するのに役立つ情報が掲載されています。
(ザイリンクス アンサー 40911)
Spartan-6 の POR (パワー オン リセット) しきい電圧
(ザイリンクス アンサー 23228)
Spartan-3/-3E/-3A/-6 BUFGMUX - BUFGMUX のセレクト/イネーブル信号のセットアップ タイム
(ザイリンクス アンサー 44174)
スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ
(ザイリンクス アンサー 39999)
のデザイン アドバイザリ - 9K ブロック RAM の初期化サポート
(ザイリンクス アンサー 34533)
Spartan-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複
(ザイリンクス アンサー 34541)
Spartan-6 FPGA ブロック RAM デザイン アドバイザリ - 9K ブロック RAM の Simple Dual Port (SDP) のデータ幅制限
(ザイリンクス アンサー 38408)
Spartan-6 のデザイン アドバイザリ - IODELAY2 でエッジ遅延が早すぎたり遅すぎる、またはシングル データ ビットが破損する
(ザイリンクス アンサー 39046)
Spartan-6 IODELAY2 - 遅いデータ エッジおよび早いデータ エッジのタイミング解析
(ザイリンクス アンサー 40221)
Spartan-6 - ISERDES の BITSLIP をどれぐらいアサートすべきか
(ザイリンクス アンサー 41083)
Spartan-6 IODELAY2 のデザイン アドバイザリ - 新しいマスク リビジョン シリコンの IODELAY2 データ レートおよび対応ビット エラー レート
(ザイリンクス アンサー 42796)
Spartan-6 - IODELAY2 で BUSY がアサート/ディアサートするのに必要な時間
(ザイリンクス アンサー 41356)
低電力 Spartan-6 -1L スピード グレードのデザイン アドバイザリ - IODELAY2 のサポートがタップ 0 に制限される
(ザイリンクス アンサー 34276)
Spartan-6 FPGA - 可変モードでの出力遅延に IODELAY2 は使用可能か
(ザイリンクス アンサー 34313)
Spartan-6 の I/O バンク規則 - 出力 I/O 規格の制限について
(ザイリンクス アンサー 34617)
Spartan-6 位相検出器の使用法
(ザイリンクス アンサー 35073)
NETWORKING_PIPELINED のラジオ ボタンがオンになっていると、ウィザードで属性が間違って PIPELINED に設定される
(ザイリンクス アンサー 35783)
Spartan-6 - IOLDEAY2 のタップ遅延計算方法
(ザイリンクス アンサー 37293)
Spartan-6、IODELAY2 - 初期設定後のインターフェイスのキャリブレーションの必要性とその頻度
(ザイリンクス アンサー 37349)
Spartan-6、IODELAY2 - Fmincal について/SDR および DDR データ レートによる影響
これらのソリューションを使用してもこの問題を解決できない場合は、次のサイトからウェブケースを開いてください。
http://japan.xilinx.com/support/clearexpress/websupport.htm
このアンサー レコードはお役に立ちましたか?
はい
いいえ
アンサー レコード リファレンス
マスター アンサー レコード
Answer Number
アンサータイトル
問題の発生したバージョン
修正バージョン
44744
Spartan-6 FPGA ソリューション センター
N/A
N/A
関連アンサー レコード
Answer Number
アンサータイトル
問題の発生したバージョン
修正バージョン
46789
Spartan-6 FPGA デザイン アシスタント - トラブルシュート
N/A
N/A
37349
Spartan-6、IODELAY2 - Fmincal についてと SDR および DDR データ レートによる影響
N/A
N/A
34313
Spartan-6 の I/O バンク規則 - 出力 I/O 規格の制限について
N/A
N/A
41356
低電力 Spartan-6 -1L スピード グレードのデザイン アドバイザリ - IODELAY2 のサポートがタップ 0 に制限される
N/A
N/A
42796
Spartan-6 - IODELAY2 で BUSY がアサート/ディアサートするのに必要な時間
N/A
N/A
39046
Spartan-6 IODELAY2 - 遅いデータ エッジおよび早いデータ エッジのタイミング解析
N/A
N/A
34541
Spartan-6 FPGA ブロック RAM デザイン アドバイザリ - 9K ブロック RAM の Simple Dual Port (SDP) のデータ幅制限
N/A
N/A
44174
スタートアップ後にフリップフロップおよび SRL を正しく同期化させるためのデザイン アドバイザリ
N/A
N/A
23228
Spartan-3/-3E/-3A/-6 BUFGMUX - BUFGMUX のセレクト/イネーブル信号のセットアップ タイム
N/A
N/A
40911
Spartan-6 - POR (パワー オン リセット) しきい電圧
N/A
N/A
41083
Spartan-6 IODELAY2 のデザイン アドバイザリ - 新しいマスク リビジョン シリコンの IODELAY2 データ レートおよび対応ビット エラー レート
N/A
N/A
40221
Spartan-6 - ISERDES の BITSLIP をどれぐらいアサートすべきか
N/A
N/A
39999
Spartan-6 FPGA のデザイン アドバイザリ - 9K ブロック RAM の初期化サポート
N/A
N/A
38408
Spartan-6 のデザイン アドバイザリ - IODELAY2 のエッジ遅延が早い/遅い、またはシングル データ ビットが破損する
N/A
N/A
37293
Spartan-6、IODELAY2 - 初期設定後のインターフェイスのキャリブレーションの必要性とその頻度
N/A
N/A
35783
Spartan-6 - IOLDEAY2 のタップ遅延計算方法
N/A
N/A
34617
Spartan-6 位相検出器の使用法
N/A
N/A
34533
Spartan-6 FPGA ブロック RAM のデザイン アドバイザリ - アドレス空間の重複
N/A
N/A
34276
Spartan-6 FPGA - 可変モードでの出力遅延に IODELAY2 は使用可能か
N/A
N/A
AR# 46791
日付
02/07/2013
ステータス
アクティブ
種類
一般
デバイス
Spartan-6 LX
Spartan-6 LXT
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