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AR# 46793

Virtex-6 Integrated Block for PCI Express v2.5 - x8 gen2 (ML605) のタイミング制約が間違っている

説明

問題のあったバージョン : v2.5
修正されたバージョンおよびその他の既知の問題は、(ザイリンクス アンサー 45723) を参照してください。
コアが x8 gen2 用に生成されると、ML605 の UCF のタイミング制約が間違っています。

ソリューション


この問題を解決するには、UCF ファイルを次のように変更します。

変更前 :
TIMESPEC "TS_CLK_500" = PERIOD "CLK_500" TS_SYSCLK*2.0 HIGH 50 % PRIORITY 1 ;

変更後 :
TIMESPEC "TS_CLK_500" = PERIOD "CLK_500" TS_SYSCLK*5.0 HIGH 50 % PRIORITY 1 ;

注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。それより以前のバージョンでも問題が発生していた可能性もありますが、以前のバージョンではそれを検証するテストは実行されていません。


改訂履歴
2012/07/06 - 初版


AR# 46793
作成日 07/06/2012
最終更新日 07/06/2012
ステータス アクティブ
タイプ ??????
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
  • ??????