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AR# 46888

Virtex-5 Endpoint Block Plus for PCI Express - ダウンストリーム ポート モデルおよび PIO サンプル デザイン付きの『デバッグおよびパッケージ解析ガイド』について

説明


このアンサー レコードからは、Virtex-5 FPGAEndpoint Block Plus for PCI Express デザイン向けの 『デバッグおよびパケット解析ガイド (ダウンストリーム ポートモデルおよび PIONEER サンプル デザイン付き)』 PDF 版をダウンロードできます。

アンサーはウェブ ベースであり、情報は随時更新されます。PDF の最新版を入手するには、このアンサーを参照してください。

ソリューション


『Virtex-5 Endpoint Block Plus for PCI Express - デバッグおよびパケット解析ガイド』をダウンロードしてください。

このガイドでは、CORE Generator ソフトウェアで Virtex-5 FPGA Integrated PCI Express Block Plus コアを生成する際に付属する、PIO サンプル デザインおよびダウンストリーム ポート モデルについて説明します。このガイドの主な目的は、PIO サンプル デザインのアーキテクチャおよびタウンストリーム ポート モデルから成るシミュレーションのセットアップについて詳細に説明することにあります。

PIO サンプル デザインのシミュレーションでは、ダウンストリーム ポートとエンドポイント間のパケット トランザクションをエミュレートします。この資料では、どのように初期化プロセスが実行され、ダウンストリーム ポート モデルによってコンフィギュレーション トランザクションが開始して、通常のメモリの読み出し/下記恋が実行され、さらに I/O の読み出し/書き込みトランザクションがホストによって開始されるかについて解説しています。また、エンドポイントによる Completion パケットの生成についても説明しています。

このガイドの後半では、ダウンストリーム ポート モデルで生成された TLP のパケット解析およびエンドポイントのサンプル デザインで生成された、対応する Completion について述べています。サンプル デザインを使用したパケットの詳しい波形解析が示されているため、Virtex-5 FPGA Integrated PCI Express Block Plus コアに関連したデザイン上の問題をデバッグする際に役立ちます。

改訂履歴

2012/03/20 - 初版
AR# 46888
作成日 03/23/2012
最終更新日 12/15/2012
ステータス アクティブ
タイプ 一般
IP
  • Virtex-5 Endpoint Block Plus Wrapper for PCI Express ( PCIe )