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AR# 46963

Virtex-7 FPGA VC707 評価キット - PCIe デザインの作成に関する PDF (XTP144) の emcclk LOC 制約が正しくない

説明

『VC707 PCIe デザインの作成』 (vc707_PCIe_pdf_xtp144_13.4.pdf) の 21 ページには次のような記載があります。


[..]

- Add this line:
NET "emcclk" LOC = AP24| IOSTANDARD = LVCMOS18;
[..]

 

しかし、UCF ファイルにこの制約を追加するようデザインを修正すると、デザインのコンパイル中にマップ エラーが発生します。

ERROR:MapLib:30 - LOC constraint AP24 on emcclk is invalid: No such site on the device. To bypass this error set the environment variable 'XIL_MAP_LOCWARN'.

 

この問題の解決方法とエラーのないデザインをコンパイルする方法を教えてください。

ソリューション

AP24 ピンに対する LOC 制約は、以前のアーキテクチャからのレガシ制約です。  

VC707 では、emcclk ピンは AP24 ではなく AP37 です。

UCF ファイルの LOC 制約で次のように読み込まれるはずです。
 

NET "emcclk" LOC = AP37 |IOSTANDARD = LVCMOS18;



『VC707 PCIe デザインの生成』 (PDF) は、この正しい制約を含めてアップデートされています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45382 Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A
AR# 46963
作成日 03/25/2012
最終更新日 02/27/2015
ステータス アクティブ
タイプ 一般
デバイス
  • Virtex-7
ツール
  • ISE Design Suite - 13.4
Boards & Kits
  • Virtex-7 FPGA VC707 評価キット