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AR# 47043

MIG 7 Series のデザイン アドバイザリ - ISE Design Suite 14.1 に含まれる v1.5 よりクロッキング構造に MMCM を追加

説明

ISE 14.1 でリリースされている MIG 7 Series v1.5 から、既存のクロッキング構造に MMCM が 1 つ追加されています。v1.5 より前のバージョンでは、次のものを配線する PLL クロック出力を作成するのに 1 つの PLL が使用されていました。

  • 7 シリーズの周波数バックボーン (mem_refclk、sync_pulse、 および freq_refclk)
  • BUFG を介したグローバル クロック ネットワーク (phy_clk)

PHY では、これらのクロックがアライメントされている必要がありますが、特性評価により、電圧および温度の変動による BUFG 挿入遅延の変化が原因で BUFG クロックと周波数バックボーン クロックの位相が揃わなくなる可能性があることが確認されています。このため、PHY 制御ブロックが非同期になります。

注記 : すべての周波数でのすべてのメモリ規格に対して PLL および MMCM が必要であり、アドレス/制御バイト グループと同じバンクに配置されている必要があります。MIG v1.5 に移行して、PHY 制御ブロックの同期が維持されるようにしてください。

ソリューション

BUFG 挿入遅延を削除し、すべての MIG クロックを電圧および温度の変動に対して位相アライメントを維持するには、MMCM を使用して BUFG (phy_clk) のスキューを調整する必要があります。次の図に、7 Series MIG v1.5 で使用されるクロッキング構造を示します。

mig_clock_struc.JPG
mig_clock_struc.JPG



アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33566 DDR3、DDR2、DDR、Spartan-6 FPGA MCB、RLDRAMII、QDRII+、QDRII、DDRII コアを含む MIG のデザイン アドバイザリ N/A N/A
AR# 47043
日付 03/06/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
IP
  • MIG 7 Series
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