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AR# 47128

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Virtex-7 FPGA GTH トランシーバーのデザイン アドバイザリ - 初期エンジニアリング サンプル (IES) の属性アップデート、問題、回避策

説明

このアンサーでは、Virtex-7 FPGA GTH トランシーバーの初期エンジニアリング サンプル (IES) の属性アップデート、問題、回避策を示します。

ソリューション


1. 初期エンジニアリング サンプル (ES) シリコン用の GTH トランシーバー属性のアップデート

次の表の [ISE 14.1] 列に、初期 ES シリコンで信頼性のある動作を得るために必要な GTH 属性のアップデートを示します。

[ISE 14.1] 列に示されている属性アップデートは、ISE 14.2/Vivado 2012.2 以降のツールで 7 Series FPGA Transceiver Wizard v2.2 を使用すると生成できます。

GTH 属性
属性
値
ISE 13.4 デフォルトISE 14.1DFELPM
RX_CM_TRIM4'b01004'b1010(1)
BIAS_CFG64'h064'h0000040000001050(2)
ES_EYE_SCAN_ENFALSETRUE

ES_HORZ_OFFSET12'h012'h000
ADAPT_CFG020'h020'h00C10
PMA_RSV232'h032'h1C00000A
PMA_RSV415'h015'h0008
RX_BIAS_CFG24'h024'h0C0010
RX_DFE_AGC_CFG13'h23'h43'h43'h2
RX_DFE_GAIN_CFG23'h181C0F23'h0000C023'h0020C023'h0020C0
RX_DFE_H2_CFG12'h1E012'h000
RX_DFE_H3_CFG12'h1E012'h040
RX_DFE_H4_CFG11'h0F011'h0E0
RX_DFE_H5_CFG11'h0F011'h0E0
RX_DFE_H6_CFG11'h011'h020(2)
RX_DFE_H7_CFG11'h011'h020(2)
RX_DFE_KL_CFG33'h0000003F033'h000000310
RX_DFE_KL_LPM_KH_CFG02'h12'h12'h22'h1
RX_DFE_KL_LPM_KL_CFG02'h12'h22'h22'h1
RX_DFE_KL_LPM_KL_CFG24'h34'h2
RX_DFE_LPM_CFG16'h016'h0080
RX_DFE_ST_CFG54'h054'h00_E100_000C_003F
RX_DFE_UT_CFG17'h03F0017'h03800

RX_DFE_VP_CFG17'h03F0017'h3AA3
RX_OS_CFG13'h03F013'h0080
RXLPM_HF_CFG14'h03F014'h0200
RXLPM_LF_CFG18'h003F018'h09000
PMA_RSV32'h032'h00000080
CFOK_CFG42'h000000000042'h248_0004_0E80(3)
CFOK_CFG26'b0000006'b100000

CFOK_CFG36'b0000006'b100000
RXOSCALRESET_TIMEOUT5'b011005'b00000
RXOSINTCFG4'b00004'b0110
RXOSINTEN1'b01'b1


PCIe Gen1 & PCIe Gen2 以外のすべてのプロトコル
PCIe Gen1 &Gen2
CPLL_CFG29'h00B007D824'h00BC07DC24'h00A407CC
PCS_RSVD_ATTR[8]1'b0(1)1'b0(1)

注記 :
1. デフォルト PCS_RSVD_ATTR[8] = 1'b0は、OOB パワーダウンを意味します。OOB 回路は、PCI Express、SATA/SAS などのアプリケーションでは電源オンにする必要があります。OOB を使用していないデザインの場合、RXELECIDLEMODE[1:0] は 2'b11 に、RXBUF_RESET_ON_EIDLE は FALSE に設定する必要があります。


ISE バージョンPPM 偏差分周、ライン レートRXCDR_CFG(4)RXCDR_LOCK_CFG (5)
ISE 13.4 デフォルト
83'h0_0011_07FE_4060_0108_00006'b001001
ISE 14.10、+/-200PPMRXOUT_DIV=1、>=8.5Gb/s83'h0_0011_07FE_4060_0104_10106'b010101
ISE 14.1+/- 700PPM
RXOUT_DIV=1、>=8.5 Gb/s
83'h0_0011_07FE_4060_2104_10106'b010101
ISE 14.10、+/-200PPMRXOUT_DIV=1、< 8.5 Gb/s83'h0_0011_07FE_4060_0104_10106'b010101
ISE 14.10、+/- 200PPMRXOUT_DIV=2、1.6 ～ 6.55 Gb/s83'h0_0001_07FE_2060_0110_10106'b010101
ISE 14.1+/- 700PPM、1250PPMRXOUT_DIV=2、1.6 ～ 6.55 Gb/s83'h0_0001_07FE_2060_2110_10106'b010101
ISE 14.10、+/- 200PPMRXOUT_DIV=4、0.8 ～ 3.275Gb/s83'h0_0001_07FE_1060_0110_10106'b010101
ISE 14.1+/- 700PPM、1250PPMRXOUT_DIV=4、0.8 ～ 3.275Gb/s83'h0_0001_07FE_1060_2110_10106'b010101
ISE 14.10、+/- 200PPMRXOUT_DIV=8、0.4 ～ 1.6375Gb/s83'h0_0001_07FE_0860_0110_10106'b010101
ISE 14.1+/- 700PPM、1250PPMRXOUT_DIV=8、0.4 ～ 1.6375Gb/s83'h0_0001_07FE_0860_2110_10106'b010101
属性ISE 13.4ISE 14.1 : VCO レート = 6.6Gb/s ～ 13.1Gb/s (QPLL/CPLL)ISE 14.1 : VCO レート = 1.6Gb/s ～ 6.6Gb/s (CPLL)
RXPI_CFG12'b02'b112'b0
RXPI_CFG22'b02'b112'b0
RXPI_CFG32'b02'b112'b11
RXPI_CFG41'b01'b01'b1
RXPI_CFG51'b01'b01'b1
RXPI_CFG63'b1003'b1003'b001
属性ISE 13.4 デフォルト
ライン レート <= 11.3Gb/sライン レート > 11.3 および <= 12Gb/sライン レート > 12 および <= 13.1Gb/s
QPLL_CFG27'h048018127'h04801C727'h04801C727'h0480187
QPLL_LOCK_CFG16'h21E816'h05E816'h01E816'h01E8
QPLL_CLKOUT_CFG4'b00004'b11114'b11114'b1111

注記 :
1. プログラマブルで、800mV に設定されます。
2. ISE バージョン 14.4 で手動で設定する必要があります。
3. シミュレーション時間を短縮するため、CFOK_CFG を別の値に設定する必要があります。詳細は (ザイリンクス アンサー 47318) を参照してください。
4. RXCDR_CFG 設定は暫定的なものであり、現在特性評価中です。最終的な設定は決定しだい追加されます。
5. RXCDRLOCK ポートはサポートされていません。RXCDRLOCK ポートは CDR ロックの大まかなインジケーターであり、入力データも確認することが推奨されます。

GTH ポート
ポート値
ISE 13.4 デフォルトISE 14.1DFELPM
RXDFEAGCHOLD1'b01'b0収束後 1'b1(1)
RXDFEAGCTRL5'h005'h10
RXDFELFHOLD1'b0
1'b0収束後 1'b1(1)
RXLPMHFHOLD1'b01'b0収束後 1'b1(2)
RXLPMLFHOLD1'b01'b0収束後 1'b1(2)
RXDFEXYDEN1'b01'b1(3)

注記 :
1. DFE モードでは、AGC 調整値を固定するため、トレーニングの後に RXDFEAGCHOLD および RXDFELFHOLD をアサートする必要があります (DFE モードでの待機時間は TDLOCK = 1.0207E+08 ビット)。
2. LPM モードでは、LPM 調整値を固定させるため、トレーニングの後に RXLPMHFHOLD および RXLPMLFHOLD をアサートする必要があります (LPM モードの待機時間 TDLOCK は後で決定、DFE モードの上記の値を使用可能)。
3. RXDFEXYDEN は、ISE 14.1/Vivado 2012.1 の v2.1 以前のバージョンでは手動で 1'b1 に設定する必要があります。ISE 14.2/Vivado 2012.2 以降の v2.2 以降では、デフォルトで 1'b1 に設定されます。

2. 使用モード

2.1. GTH トランシーバーのアイ スキャン
 RX_DATA_WIDTH が 20 および 40 の場合は、アイ スキャンはサポートされません。RX_DATA_WIDTH が 16、32、または 64 の場合、(ザイリンクス アンサー 47425) で説明される使用モードに従って、アイ スキャンが正しく動作されるようにする必要があります。

2.2. GTHE2_COMMON/BIAS_CFG 使用モデル変更

BIAS_CFG は GTHE2_COMMON モジュールの属性で、その値はチャネルを駆動する PLL によって変わります。正しい QPLL 設定は属性表にあります。ただし、正しい BIAS_CFG を伝搬させるには、次の使用モードに従う必要があります。そうでないと、BIAS_CFG がソフトウェア モデルで不正に 64'h0000000000000000 に設定されます。

7 series GTH Transceiver Wizard v2.1 以前のバージョンで正しい BIAS_CFG 値を使用するには、次の手順に従います。
  1. QPLL が区画で使用されていなくても、デザインで使用されている区画すべてに GTH2_COMMON をインスタンシエートします。
  2. ラッパーまたは UCF で BIAS_CFG の正しい値を定義します。

注記 :上記のように BIAS_CFG を設定した後、GTHE2_COMMON ブロックが最適化されてしまわないように、次の最小限の接続が必要です。

1. GTHE2_COMMON ポート GTREFCLK0 を入力基準クロックに接続します。
2. GTHE2_COMMON ポート QPLLOUTCLK を GTHE2_CHANNEL ポート QPLLCLK に接続します (区画で使用されているチャネルすべて)。
3. GTHE2_COMMON ポート QPLLREFCLKSEL を 3'b001 にします。

Verilog の gtwizard_v2_1.v ファイルまたは VHDL の gtwizard_v2_1.vhd ファイルに、GTHE2_COMMON をインスタンシエートする必要があります。gtwizard_v2_1 はデフォルト名であり、ウィザードの 1 ページ目で指定した名前に置き換えられます。GTHE2_COMMON インスタンシエーションは、ウィザードの QPLL を使用するサンプル デザインから取得できます。このアンサーに添付されている gt_wizard_v2_2.v および gt_wizard_v2_2.vhd ファイルに、2 つの GTXE2_COMMON がインスタンシエートされた例を示します。

ISE 14.2/Vivado 2012.2 以降の 7 Series GTH Transceiver Wizard v2.2 以降のバージョンでは、GTHE2_COMMON モジュールは自動的にインスタンシエートされます。

2.3. 終端使用モード :

異なる RX 終端使用モードは、(ザイリンクス アンサー 50146) を参照してください。

2.4. ACJTAG 使用モード :

ACJTAG 使用モードの詳細は、(ザイリンクス アンサー 52431) を参照してください。

3. 問題

3.1. 間違った GTH 抵抗キャリブレーション :

初期 ES シリコン デバイスの GTH 抵抗キャリブレーション回路で、予測される値に補正されない場合があります。詳細は、(ザイリンクス アンサー 50147) を参照してください。

注記 : 詳細な検証および解析が終了したら、GTH 抵抗キャリブレーション回路には問題がないことがわかります。(ザイリンクス アンサー 50147) の回避策は実行する必要はないので、削除されるべきです。この問題のセクションは、今後のこのデザイン アドバイザリのアップデートで削除される予定です。

4. GTH 初期 ES シリコン エラッタ項目

4.1. GTH トランシーバー リンク マージンの縮小 :

複数の GTH チャネルが使用されている場合、トランスミッター出力ジッターの増加およびレシーバー入力ジッター許容度の減少という形で、リンク マージンが縮小することがあります。詳細は、(ザイリンクス アンサー 50063) を参照してください。

4.2. RXOUTCLK ポート :

RXOUTCLKPCS または RXOUTCLKPMA パスを使用するようコンフィギュレーションされている場合、GTH トランシーバーの RXOUTCLK ポートで、ライン レートの 2 UI 分位相ジャンプが見られることがあります。この問題は GTH ライン レートが 8.5 Gb/s を超えると発生します。詳細は、(ザイリンクス アンサー 50064) を参照してください。

改訂履歴
2013/02/08 - PCS_RSVD_ATTR[8] および注記を追加
2013/01/23 - QPLL_CLKOUT_CFG を追加し PCIe Gen 1 & Gen 2 の CPLL_CFG をアップデート
2013/01/14 - Bias_cfgおよびqpll_cfg の値をアップデート
2012/10/16 - ACJTAG 使用モードを追加
2012/08/09 - GTHE2_COMMON/BIAS_CFG セクションを新しいインスタンシエーションでアップデート、サンプルを追加、ISE 14.2/Vivado 2012.2 の情報を追加
2012/07/27 - 問題がなく回避策も必要のなかった GTH 抵抗キャリブレーションのセクションをアップデート
2012/07/12 - 異なるライン レートの QPLL_CFG および QPLL_LOCK_CFG の値を変更し、GTH トランシーバーのリンク マージンの縮小に関するアンサーをアップデート
2012/06/28 - 属性およびポートのセクションで PMA_RSV2、RX_BIAS_CFG、RXDFEXYDEN の値をアップデート
2012/05/24 - GTHE2_COMMON 使用モードの変更、終端使用モード、初期 ES エラッタ項目のセクションを追加、抵抗キャリブレーションのセクションを修正
2012/05/14 - 抵抗キャリブレーションの問題のセクションを追加し、表の BIAS_CFG 値をアップデート
2012/05/02 - 初版




gtwizard_v2_2.v
gtwizard_v2_2.vhd

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
gtwizard_v2_2.v 25 KB V
gtwizard_v2_2.vhd 33 KB VHD

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
50063 7 シリーズ FPGA GTH トランシーバー初期 ES CES9937 シリコン - リンク マージンの減少 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
42944 Virtex-7 FPGA のデザイン アドバイザリのマスター アンサー N/A N/A
AR# 47128
日付 03/08/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
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