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AR# 47232

MIG 7 シリーズ DDR3L - JEDEC 規格要件を満たすための RESET# 推奨事項

説明


このアンサーでは、DDR3L MIG 7 シリーズ FPGA デザインを使用する場合に JEDEC 要件 (VIL/VIH = 20%/80%/VCCO) が確実に満たされるようにするための RESET# ガイドラインを説明します。

注記 : このアンサーはザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション

ガイドラインは次のとおりです。

  1. RESET# ピンでは SSTL135 を使用する。
  2. RESET# への SSTL135 信号は Vtt (0.65V) に終端しない。
  3. RESET# への SSTL135 信号には 4.7K オームを超える外部プルダウン抵抗を使用しない。

この情報は、『7 シリーズ MIG ユーザー ガイド』 (UG586) に追加される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34370 MIG DDR3 - JEDEC 仕様 : DDR3 SDRAM リセット ピン N/A N/A
AR# 47232
日付 02/01/2013
ステータス アクティブ
種類 ソリューション センター
IP
  • MIG 7 Series

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