DDR3L MIG の 7 シリーズ FPGA デザインを使用するときに JEDEC 要件 (VIL/VIH = 20%/80%/VCCO) が満たされているようにするために従う必要のある RESET# ガイドラインについて説明します。
注記: このアンサーは、ザイリンクス MIG シリーズ ソリューション センター (Xilinx Answer 34243) の一部です。
ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。
MIG でデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。
ガイドラインは次のとおりです。
この情報は、『7 シリーズ MIG ユーザー ガイド』(UG586) に追加される予定です。
SSTL135 の VOH MIN (VOH 最小値 = 0.825 V) は、RESET# (VIH MIN = 1.08 V) の VIH MIN を満たしません。
DRAM RESET# VIH MIN が満たされるように、レイアウト前後にシミュレーションを実行することを推奨します。
このガイダンスは MIG および PS メモリ コントローラーを対象にしています。
次の設定は、SSTL135、SSTL15、および LVCMOS15 をシミュレーションするために使用されています。
適切な VIH MIN は、すべてのプロセス コーナーのすべてのドライバーで満たされています。
LVCMOS15 は完結させるために実行されていて、SSTL135 および SSTL15は RESET# 信号を駆動するのに推奨されています。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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34370 | MIG DDR3 - JEDEC 仕様 : DDR3 SDRAM リセット ピン | N/A | N/A |
AR# 47232 | |
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日付 | 08/13/2018 |
ステータス | アクティブ |
種類 | ソリューション センター |
IP |