2. サポート
  3. AR# 4726: Fatal Error:x4ema clb.c:1172:1.60 illegal pack config made it to pack_flop CLB:1404 CLB1467
  4. AR# 47264: MIG 7 series DDR2/DDR3 - CAS Slot Usage - How it Relates to the PHY Control Word

AR# 47264

MIG 7 シリーズ DDR2/DDR3 - CAS スロットの使用 - PHY 制御ワードとの関連

説明


UG586 (PHY のみのセクション) には次のような記述があります。

Memory commands and data can be sent directly through the PHY interface. (メモリ コマンドおよびデータは PHY インターフェイスを介して直接送信できます)Different command types are sent through different slots. (異なるコマンド タイプは異なるスロットを介して送信されます。)The CAS Write Latency (CWL) command dictates the slot number to use for write/read commands. (CAS 書き込みレイテンシ (CWL) コマンドは書き込み/読み出しコマンドに使用するスロット番号を決定します。)For an odd CWL value, CAS slot numbers 1 or 3 can be used; for an even CWL value, CAS slot numbers 0 or 2 can be used for the write/read commands. (奇数の CWL 値には CAS スロット番号の 1 または 3 を使用でき、偶数の CWL 値には書き込み/読み出し用に CAS スロット番号の 0 または 2 を使用できます。)

PHY では 1 つの PHY 制御ワードで 2 つのデータ コマンドをサポートできますか (偶数と奇数、奇数と奇数、偶数と偶数の組み合わせ)。

ソリューション


各 PHY 制御ワードには、スロットに依存したデータ オフセット用にフィールドが 1 つあるため、PHY では 4 スロット、1 クロック サイクルで 2 つのデータ コマンドをサポートできません。例として、CWL = 5 の場合の CAS スロットは次のようになります。

Cycle 0 1 2 3 4 5 6 78 9 10 11
cas_n 1 1 1 0 1 1 1 11 1 1 1
dq[0] x x x x x x x x v v v v

有効データは dq ラインで 「v」と記されています。CWL が 5 のとき、cas_n が Low (アサート状態) から有効データ (dq) まで 5 サイクルかかります。各クロック サイクルには 4 ビットの CAS および DQ のバーストが必要なので、4 ビットすべてに有効データを持つのが最も効果的な使用例です。CAS_N スロット番号 + CWL で有効データの開始が常に最初のビットに表示されるよう、CAS_N が示されているところを調節するため CAS スロットは使用されます。

MIG コントローラーはデータ コマンドにスロット 0 または 1 を使用し (CWL が偶数か奇数かによる)、非データ コマンドにスロット 2 または 3 を使用します。カスタム コントローラーの場合は、同じ PHY 制御ワード内でデータ コマンド用にスロット 0 または 1 が使用されていない限り、データ コマンド用にスロット 2 または 3 を使用することは可能です。

改訂履歴 :
2012/4/13 - 初版
AR# 47264
日付 12/15/2012
ステータス アクティブ
種類 一般
デバイス 詳細 概略
IP