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AR# 47278

SelectIO デザイン アシスタント: ザイリンクス IOSTANDARD の属性および設定

説明

このアンサーは、SelectIO ソリューション センター (Xilinx Answer 50924) の一部です。

デザインで SelectIO IO を正しくセットアップする方法について説明します。

ここで説明するトピックは次のとおりです。

  • IOSTANDARD の一般的な考慮事項
  • シングルエンド I/O 設定
  • VREF ベース I/O 規格設定
  • 差動 I/O 設定および属性

ソリューション

IOSTANDARD の一般的な考慮事項:

デバイスに使用可能な I/O 規格、バンク タイプ、および I/O バンク規則について理解することが推奨されます。 


7 シリーズ以降では、各デバイスに複数のバンク タイプがあります。

HR (High Range) バンクは、サポートされる I/O 規格に関して柔軟性が最も高い一方、HP (High Performance) バンクは、サポートされる信号規格が少ないほどパフォーマンスが高くなります。 


UltraScale+ ファミリでは、HD (High Density) バンクが導入されています。これらにはさまざまな IOSTANDARD に渡る多数の IO がありますが、I/O タイルのロジック機能は少ないです。

選択したデバイスで各バンクをいくつ使用できるかを十分に理解する必要があります。 


I/O バンク規則をしっかりと理解することは非常に重要です。特定のバンクに何を配置できるかを理解すると、デザイン フローでその後の問題を回避できるようになります。

Vivado における I/O ピン プランニングは、デザイン フローのできるだけ早い時点で実行することを強く推奨しています。

完全な RTL ネットリストを生成する前に、ピン プランニング モードでプロジェクトを作成して I/O の配置を実行できます。

これにより、フルセットの I/O DRC チェック、およびピン配置の SSO 解析が実行されるようになります。 


また、次の作成を容易にします。

  • PCB 設計者用のピン配置の CSV

  • ピンごとの寄生情報を持つ IBIS モデル


シングルエンド I/O 設定:

一般的には、LVCMOS のようなシングルエンド I/O 規格は、低速インターフェイスおよび GPIO に対して使用されます。

これらは比較的シンプルな規格です。入力に対する唯一の考慮事項は、データシートの VIL/VIH 値です。

出力に関してユーザーが変更できる設定は、DRIVE および SLEW のみです。

各ファミリの SelectIO ユーザー ガイドには、使用可能な異なる駆動電流の設定、およびスルー レートに有効な選択肢が列挙されています。 


7 シリーズでは、スルー レートを FAST または SLOW に設定するオプションしかありません。 UltraScale HP バンクにより、これは FAST/Medium/Slow に拡張されます。

一般的に、高パフォーマンス インターフェイスには高速スルー レートが使用されます。ただし、スルー レートを FAST に設定すると、正しくデザインされていない場合は反射が起こったりノイズ増加問題が発生したりすることがあります。

SLOW 設定は通常、クリティカルではない信号で使用すると、電力バス過渡電流が最小になります。 


駆動電流設定は、LVCMOS に対して幅広い範囲の中から選択できます。

駆動電流が大きい方が必ずしも望ましいわけではありません。その理由は、ダウンストリーム デバイスや反射で共鳴を発生させることがあるためです。

ライン インピーダンスに対してドライバーを必ず一致させるようにしてください。


VREF ベース I/O 規格設定

ザイリンクスでは、SSTL や HSTL など、VREF ベースの差動入力をサポートしています。

これにより、複数の DDR メモリ規格のサポートが可能になります。 


SSTL18/SSTL15 入力がバンクに配置されている場合、そのバンクの VREF に対する要件があります。

7 シリーズ以下のファミリでは、VREF ピンは多目的でした。つまり、VREF ベースの入力がバンクにない場合は、VREF サイトを I/O として使用できました。

7 シリーズには、パッケージ ピンを保存する必要がある場合に内部生成の VREF を使用するオプションがあります。ただし、この内部 VREF を使用すると、高速メモリ インターフェイス データ レートを犠牲にすることになります。


ザイリンクス作成の『最適な SelectIO インターフェイス VREF 生成回路』 (XAPP1087) では、高パフォーマンス メモリ インターフェイスで使用するために VREF をボードで正しく作成する方法を説明しています。 


UltraScale の誕生以来、FPGA で VREF を処理する方法に変更がいくつか加えられました。

まず、すべてのバンクに専用 VREF ピンが追加されました。このため、ユーザーは、内部 VREF または VREF SCAN を HP バンクで使用するか、専用 VREF をオンボード電源で駆動するかを選択できるようになりました。

この内部基準を使用する際には、専用ピンを 500 ~ 1K オームの抵抗でグランド接続する必要があります。

VREF_SCAN は、データ アイが最も広くなるように VREF レベルを調整するために、HP バンクで使用できます。この機能の詳細は、『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド』 (UG571) を参照してください。

VREF 要件がないバンクでは、ピンを 500 ~ 1K オームの抵抗でグランド接続するか、フロートさせておくことができます。  


差動 I/O 規格

ザイリンクスでは、複数の差動信号規格をサポートしています。

これには、LVDS に対する真の差動入力レシーバーおよびドライバーが含まれます。

LVDS レシーバーに対しては、バンクの VCCO を LVDS I/O 規格の公称電圧に一致させる必要がなかったため、多くの柔軟性が従来ありました。

たとえば、7 シリーズでは、3.3V で電源供給されたバンクに LVDS_25 入力を配置できました。詳細は、(Xilinx Answer 43989) を参照してください。

プログラム可能だった主な属性は、オンダイ入力差動終端でした。DIFF_TERM を有効にするには、IOSTANDARD に対してバンク電圧を一致させる必要があります。 


UltraScale および UltraScale+ の誕生以来、差動 I/O 規格に機能がいくつか追加されました。

  • LVDS ドライバーにプリエンファシスが追加されました。
  • LVDS レシーバー (および DDR4 I/O 規格) に連続時間リニア イコライゼーションが追加されました。
  • AC カップリングされたリンクで使用するための内部バイアス ネットワークである DQS_BIAS も追加されました。

これらの属性の詳細は、『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド』 (UG571) を参照してください。 

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
50926 ザイリンクス SelectIO ソリューション センター - デザイン アシスタント N/A N/A

関連アンサー レコード

AR# 47278
日付 06/02/2017
ステータス アクティブ
種類 ソリューション センター
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