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  3. AR# 47280: Virtex-6 Integrated Block for PCI Express v2.5 - サンプル デザインの UCF にブロック RAM の配置 (LOC) 制約がないためにタイミング エラーが発生する

AR# 47280

Virtex-6 Integrated Block for PCI Express v2.5 - サンプル デザインの UCF にブロック RAM の配置 (LOC) 制約がないためにタイミング エラーが発生する

説明


問題のあったバージョン : v2.5
修正されたバージョンおよび既知の問題 : (ザイリンクス アンサー 45723) を参照してください。

x8 Gen2 コンフィギュレーションで HX380T デバイスに対して Virtex-6 Integrated Block for PCI Express v2.5 コアを生成すると、サンプル デザインの UCF にブロック RAM の LOC 制約が含まれません。

ソリューション


PCIe ブロックおよびロジックのロケーションを PlanAhead ツールで確認し、最も近い RAM を選択するのが、この問題の一番の解決策です。

PCIe ブロックのロケーションが X0Y0 の場合、次の制約を使用できます。

INST "app/PIO/PIO_EP/EP_MEM/EP_MEM/ep_mem64" LOC = RAMB36_X5Y12;
INST "app/PIO/PIO_EP/EP_MEM/EP_MEM/ep_io_mem" LOC = RAMB36_X5Y13;
INST "app/PIO/PIO_EP/EP_MEM/EP_MEM/ep_mem_erom" LOC = RAMB36_X5Y14;
INST "app/PIO/PIO_EP/EP_MEM/EP_MEM/ep_mem32" LOC = RAMB36_X5Y15;


INST "core/pcie_2_0_i/pcie_bram_i/pcie_brams_rx/brams[1].ram/use_ramb36.ramb36" LOC = RAMB36_X9Y0;
INST "core/pcie_2_0_i/pcie_bram_i/pcie_brams_tx/brams[1].ram/use_ramb36.ramb36" LOC = RAMB36_X9Y1;
INST "core/pcie_2_0_i/pcie_bram_i/pcie_brams_tx/brams[0].ram/use_ramb36.ramb36" LOC = RAMB36_X9Y2;
INST "core/pcie_2_0_i/pcie_bram_i/pcie_brams_rx/brams[0].ram/use_ramb36.ramb36" LOC = RAMB36_X9Y3;

Note: 「問題のあったバージョン」は、問題が最初に発生したバージョンがリストされます。 問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2012/9/03 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
45723 Virtex-6 FPGA Integrated Block for PCI Express - AXI インターフェイスの全バージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 47280
日付 01/21/2013
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
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