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AR# 47334

Floating Point Operator (FPO) v6.0 (Vivado 2012.1) - VHDL 合成後シミュレーション モデルを使用すると予期しない結果が見られる

説明

VHDL 合成後シミュレーション モデルを使用すると予期しない結果が見られます。

ソリューション


これは Floating Point Operator (FPO) v6.0 を Vivado Design Suite 2012.1 で使用するときの既知の問題です。

これは VHDL unisim モデル シミュレーションにのみ影響し、コアの機能には影響はありません。

この問題を回避するには、ビヘイビアー シミュレーションを実行するか、または VHDL の合成後 (write_vhdl) モデルではなく、シミュレーション用に Verilog の合成後 (write_verilog) モデルを使用します。

この問題は、Vivado Design Suite 2012.2 で修正される予定です。

LogiCORE Floating Point Operator のリリース ノートおよび既知の問題のリストについては、(ザイリンクス アンサー 29598) を参照してください。
AR# 47334
日付 05/04/2012
ステータス アクティブ
種類 ??????
IP
  • Floating-Point Operators
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