AR# 47362

Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v1.6 - ISE Design Suite 14.1 でのリリース ノートおよび既知の問題

説明

このアンサーは、ISE Design Suite 14.1 でリリースされた Virtex-6 FPGA LogiCORE Embedded Tri-mode Ethernet MAC Wrapper v1.6 のリリース ノートです。
  • 一般情報
  • 新機能
  • サポートされるデバイス
  • 修正点
  • 既知の問題
インストール手順、一般的な CORE Generator の既知の問題、デザイン ツール要件については、『IP リリース ノー ガイド』を参照してください。http://japan.xilinx.com/support/documentation/ip_documentation/xtp025.pdf.

ソリューション


一般情報
  • Virtex-6 FPGA Tri-Mode Ethernet MAC の HDL ラッパー ファイルの自動生成をサポート
  • ユーザーがコンフィギュレーション可能なイーサネット MAC 物理インターフェイス (GMII、MII、RGMII、SGMII、および 1000Base-X PCS/PMA コンフィギュレーションをサポート) をインスタンシエート
  • FIFO ベースのサンプル デザインを提供
  • 一部のコンフィギュレーションのデモ テストベンチを提供
  • (ザイリンクス アンサー 33593) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - よくある質問 (FAQ)
  • (ザイリンクス アンサー 38279) Ethernet IP ソリューション センター
新機能
  • ISE 14.1 デザイン ツールをサポート

サポートされるデバイス
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
修正された問題
  • (ザイリンクス アンサー 39960) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC - Synopsys 社の VCS のバックアノテート タイミング シミュレーションのタイムアウト

既知の問題
  • (ザイリンクス アンサー 33195) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - GMII および RGMII のセットアップおよびホールド要件を満たすための IDELAY の調整
  • (ザイリンクス アンサー 43338) Virtex-4/Virtex-5/Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - 10 Mbps で動作する MII、GMII、または RGMII 用にコンフィギュレーションすると、MDIO トランザクション エラーが発生することがある
  • (ザイリンクス アンサー 47364) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - Modelsim 10.1a を使用した場合のサンプル デザインのシミュレーション タイムアウト
  • (ザイリンクス アンサー 52484) Virtex-6 Embedded TEMAC Wrapper - RAMB36E1 アドレス [15] を High にする必要がある
AR# 47362
日付 12/19/2012
ステータス アクティブ
種類 一般
IP