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AR# 47365

Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper v2.3 (AXI) - ISE Design Suite 14.1 でのリリース ノートおよび既知の問題

説明


このアンサーでは、ISE Design Suite 14.1 でリリースされた Virtex-6 FPGA LogiCORE Embedded Tri-mode Ethernet MAC Wrapper v2.3 のリリース ノートおよび既知の問題を説明します。
  • 一般情報
  • 新機能
  • サポートされるデバイス
  • 修正された問題
  • 既知の問題

インストール手順、CORE Generator の一般的な問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。

ソリューション


一般情報
  • Virtex-6 FPGA Tri-Mode Ethernet MAC の HDL ラッパー ファイルの自動生成をサポート
  • ユーザーがコンフィギュレーション可能なイーサネット MAC 物理インターフェイス (GMII、MII、RGMII、SGMII、および 1000Base-X PCS/PMA コンフィギュレーションをサポート) をインスタンシエート
  • FIFO ベースのサンプル デザインを提供
  • 一部のコンフィギュレーションのデモ テストベンチを提供
  • (ザイリンクス アンサー 33593) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - よくある質問 (FAQ)

新機能
  • ISE 14.1 ソフトウェアをサポート

サポートされるデバイス
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Virtex-6 -1L XQ LXT/SXT

修正点
  • ハーフ デュープレックス用にコンフィギュレーションすると、提供されているサンプルの AXI4-Stream TX FIFO で、衝突の後に再送信されたフレームが破損している可能性があります。
    - CR 627016

既知の問題

  • (ザイリンクス アンサー 40028) Virtex-6 低電力デバイス (-1L スピード グレード) を使用する場合、GMII 物理インターフェイスのインプリメンテーションで受信側のタイミング仕様が満たされず、RGMII 物理インターフェイスのインプリメンテーションでは受信側のタイミングに余裕がなくなる
  • (ザイリンクス アンサー 47364) Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - Modelsim 10.1a を使用した場合のサンプル デザインのシミュレーション タイムアウト
  • (ザイリンクス アンサー 43338) Virtex-4/Virtex-5/Virtex-6 FPGA Embedded Tri-mode Ethernet MAC Wrapper - 10 Mbps で動作する MII、GMII、または RGMII 用にコンフィギュレーションすると、MDIO トランザクション エラーが発生することがある
AR# 47365
日付 04/23/2012
ステータス アクティブ
種類 既知の問題
IP
  • Virtex-6 FPGA Embedded Tri-Mode Ethernet MAC Wrapper
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