問題の発生したバージョン : v1.5
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 45195) を参照
一部のコンフィギュレーションでのみ、コントローラーが 5 つ以上含まれている Virtex-7 マルチコントローラー デザインにタイミング エラーが発生することがあります。
次のようなタイミング エラー メッセージが表示される可能性があります。
Slack (setup path): -0.221 ns (requirement - (data path - clock path skew + uncertainty))
Source: u_mig_7series_v1_4/c0_u_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/u_ddr_mc_phy/ddr_phy_4lanes_2.ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/of_pre_fifo_gen.u_ddr_of_pre_fifo/rd_ptr_0 (FF)
Destination: u_mig_7series_v1_4/c0_u_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/u_ddr_mc_phy/ddr_phy_4lanes_2.ddr_phy_4lanes/ddr_byte_lane_A.ddr_byte_lane_A/out_fifo (RAM)
一部のコンフィギュレーションでのみ、コントローラーが 3 つ以上含まれている Artix-7 FPGA マルチコントローラー デザインにタイミング エラーが発生することがあります。
次のようなタイミング エラー メッセージが表示される可能性があります。
Source: u_mig_7series_v1_4/c1_u_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/u_ddr_mc_phy/ddr_phy_4lanes_0.ddr_phy_4lanes/ddr_byte_lane_D.ddr_byte_lane_D/dq_gen_40.if_post_fifo_gen.u_ddr_if_post_fifo/rd_ptr_0 (FF)
Destination: u_mig_7series_v1_4/c1_u_memc_ui_top_std/u_ui_top/ui_rd_data0/not_strict_mode.rd_buf.rd_buffer_ram[0].RAM32M0_RAMC_D1 (RAM)
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
45195 | MIG 7 Series - すべての ISE バージョン/Vivado 2012.4 およびそれ以前のツール バージョンのリリース ノートおよび既知の問題 | N/A | N/A |
AR# 47389 | |
---|---|
日付 | 08/21/2014 |
ステータス | アクティブ |
種類 | 既知の問題 |
デバイス | |
IP |