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このサンプル デザインでは、M_AXI_GP0 に接続されているブロック RAM に 4K が割り当てられており、ChipScope ツールにより監視されています。
ソフトウェアではこのメモリが「shareable device (共有可能デバイス)」または「strongly-ordered (順番が厳しく決められている)」として処理され、スループット用に、AXI ポートでの連続する 2 つの BVALID 信号の間の間隔が Vivado Logic Analyzer で計測されます。
インプリメンテーションの詳細 | |||
デザイン タイプ | PS および PL | ||
ソフトウェア タイプ | スタンドアロン | ||
CPU | シングル CPU @ 666.67MHz | ||
PS 機能 | MMU | ||
PL コア | BRAM、ILA | ||
ボード/ツール | ZC702 | ||
ザイリンクス ツール バージョン | Vivado 2015.1 | ||
その他の詳細 | FCLK @ 150MHz | ||
アドレス マップ | |||
ベース アドレス | サイズ | バス インターフェイス | |
ブロック RAM | 0x41200000 | 4K | S_AXI |
提供されているファイル | |||
zc702_ar47406_v2015_1.zip | アーカイブされた Vivado IP インテグレーター プロジェクト | ||
xdmaps_example_w_intr.c | コードの抜粋 | ||
zc702_ar47406.tcl | IP インテグレーター ブロック デザインを作成するための TCL スクリプト | ||
ブロック図 | |||
|
詳細手順
結果
スループット | |||
タイプ | FCLK サイクル | CPU サイクル | 時間 (nS) |
Strongly-ordered | |||
Shareable device | 16 | 0 | 106 |
タイトル | サイズ | ファイルタイプ |
---|---|---|
xdmaps_example_w_intr.c | 12 KB | C |
zc702_ar47406.tcl | 9 KB | TCL |
zc702_ar47406_v2015_1.zip | 135 KB | ZIP |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
51779 | Zynq-7000 AP SoC - サンプル デザインおよびテクニカル ヒント | N/A | N/A |
AR# 47406 | |
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日付 | 11/13/2017 |
ステータス | アクティブ |
種類 | 一般 |
デバイス |
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ツール |
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Boards & Kits |
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