AR# 47406

説明

このサンプル デザインでは、M_AXI_GP0 に接続されているブロック RAM に 4K を割り当て、ChipScope ツールで監視します。

ソフトウェアではこのメモリが「shareable device (共有可能デバイス)」または「strongly-ordered (順番が厳しく決められている)」として処理され、スループット用に AXI ポートでの連続する 2 つの BVALID 信号の間の間隔が Vivado Logic Analyzer で計測されます。

インプリメンテーションの詳細
デザイン タイプ	PS および PL
ソフトウェア タイプ	スタンドアロン
CPU	シングル CPU @ 666.67 MHz
PS 機能	MMU
PL コア	BRAM、ILA
ボード/ツール	ZC702
ザイリンクス ツール バージョン	Vivado 2015.1
その他の詳細	FCLK @ 150MHz
アドレス マップ
	ベース アドレス	サイズ	バス インターフェイス
ブロック RAM	0x41200000	4K	S_AXI
提供されているファイル
zc702_ar47406_v2015_1.zip	アーカイブされた Vivado IP インテグレーター プロジェクト
xdmaps_example_w_intr.c	コードの抜粋
zc702_ar47406.tcl	IP インテグレーター ブロック デザインを作成するための TCL スクリプト
ブロック図

ソリューション

詳細手順

1. アーカイブされたデザインを Vivado にインポートするか、または zc702_ar47406.tcl を実行して IP インテグレーター プロジェクトを作成して SDK にエクスポートします。
2. SDK で Hello World サンプルを作成します。
3. Hello World サンプルに C コードの抜粋を含めます。
4. Vivado で生成されたビットストリームを使用して PL をプログラムします。
5. BVALID 信号でトリガーされるよう ILA を設定します。
6. アプリケーションを実行します。
7. AXI マスター インターフェイスで 2 つの連続する BVALID 信号間の時間としてスループットを計測します。
8. メモリ アクセスは PS DMA によって駆動されます。バースト長は 16 です。

結果

添付ファイル

関連添付ファイル

アンサー レコード リファレンス

マスター アンサー レコード