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AR# 47441

Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題

説明

このアンサーでは、ISE 14.1 および Vivado 2012.1 デザイン ツールでリリースされた Virtex-7 FPGA Gen3 Integrated Block for PCI Express のリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 新機能
  • サポートされるデバイス
  • 既知の問題

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
このコアの資料は、http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=Virtex-7%20FPGA%20Gen3%20Integrated%20Block%20for%20PCI %20Express から入手できます。

ソリューション

一般情報

  • ISE 14.7 Design Suite リリースには、Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア v1.7 が含まれています。
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express コア v2.2 のリリース ノートは、(ザイリンクス アンサー 54645) を参照してください。
  • 7 Series Integrated Block for PCI Express (Gen2) コアに関連した情報は (ザイリンクス アンサー 40469) を参照してください。
  • 7 シリーズ FPGA GTX/GTH トランシーバーの既知の問題のリストは (ザイリンクス アンサー 37179) を参照してください。

新機能

  • ISE 14.7 デザイン ツールをサポート

サポートされるデバイス

  • Virtex-7 XT
  • スタックド シリコン インターコネクト (SSI) テクノロジを用いて実装したデバイスはサポートされていません。SSI テクノロジ (1140T) をターゲットにする場合は、Vivado デザイン ツールおよび開発環境を使用する必要があります。
注記 : 以前のバージョンの新機能およびサポート デバイスは、生成されたコアの readme.txt またはバージョン情報ファイルを参照してください。

既知の問題

コアのバージョン
 Vivado のバージョン
ISE のバージョン
v1.7 なし 14.7
v1.6 なし 14.6
v1.5 なし 14.5
v1.4 2012.4 14.4
v1.3 2012.3 14.3
v1.2 2012.2 14.2
v1.1 Rev 1 2012.1.1 14.1.1
v1.1
2012.1
14.1

7 シリーズ FPGA のエラッタは http://japan.xilinx.com/support/documentation/7_series_errata.htm を参照してください。

次の表に、Virtex-7 FPGA Gen3 Integrated Block for PCI Express の既知の問題を示します。

アンサー番号 タイトル 問題のあったバージョン 修正バージョン
(ザイリンクス アンサー 56057) (Vivado 2012.4) - デバイス ID へのコンフィギュレーション読み出し要求に対してコアが誤った値を返す v1.4 v2.0
(ザイリンクス アンサー 55309)

「ERROR:Place:1340 - PAD.pci_exp_rxn<1> is tied to GTHE_CHANNEL.pcie3_7x_v1_4_i/inst/gt_top.gt_top_i/pipe_wrapper_i/pipe_lane[1]」というエラー メッセージが表示される

 v1.5 v1.6
(ザイリンクス アンサー 54174) (ISE 14.4/Vivado 2012.4) - GTX トランシーバー CPLL が一定の条件下で動作しないことがある v1.4 シリコン リビジョンによって異なる
(ザイリンクス アンサー 53740) (ISE 14.4 / 2012.4) - 低温では TXOUTCLK にクロック出力がない v1.4 v1.5
(ザイリンクス アンサー 53371) (ISE 14.4) - VC709 ザイリンクス開発ボードのサポート v1.4 v1.5
(ザイリンクス アンサー 53312) (Vivado 2012.4/ISE 14.4) - IES デバイスのサポート v1.4 未修正
(ザイリンクス アンサー 53023) (Vivado 2012.4) - 「WARNING: [Vivado 12-180] No cells matched / CRITICAL WARNING: [Common 17-55] 'set_property' expects at least one object」という警告メッセージが表示される v1.4 v2.0
(ザイリンクス アンサー 53151) (ISE 14.3/ Vivado 2012.3) - Gen3 スピードにレートを戻すと x79 マザーボードでエラーになる v1.3 未修正
(ザイリンクス アンサー 52275) (2012.3) - Virtex-7 1140T IES デバイスのサポート v1.3 v1.4
(ザイリンクス アンサー 52497) (ISE 14.3) - SR-IOV がイネーブルの場合に物理関数の初期 VF および合計 VF の値を 0 にすることは不可 v1.3 v1.5
(ザイリンクス アンサー 52449) (ISE 14.3 / Vivado 2012.3) - ルート ポート コンフィギュレーションのサポート v1.3 v1.5
(ザイリンクス アンサー 50837) (ISE 14.2/Vivado 2012.2) - エンドポイント コンフィギュレーションの一部の機能は検証されていない v1.2 未修正
(ザイリンクス アンサー 50333) (ISE 14.1/Vivado 2012.1) - x4、2.5GT/s、64 ビット インターフェイス幅にコアを構成すると、GUI で誤って 62.5MHz が選択される v1.1 v1.2
(ザイリンクス アンサー 50312) (ISE 14.1/Vivado 2012.1) - コアがメモリ読み出し TLP アップストリームを送信しない v1.1 v1.2
(ザイリンクス アンサー 50276) (Vivado 2012.1) - *_CAPABILITY_POINTER 値が誤っている v1.1 v1.2
(ザイリンクス アンサー 50189) (ISE 14.1 / Vivado 2012.1) - TX プリセット設定のデフォルト値が使用されない v1.1
v1.2
(ザイリンクス アンサー 50188) (ISE 14.1 / Vivado 2012.1) - コアが無効ステートから遷移しない v1.1 v1.1 Rev1/v1.2
(ザイリンクス アンサー 50232) (ISE 14.1/Vivado 2012.1) - Gen3 コア コンフィギュレーションで Secondary PCI Express Extended Capability がデフォルトで有効になっていない v1.1 v1.3
(ザイリンクス アンサー 50183) (ISE 14.1/Vivado 2012.1) - コアのコンフィギュレーション GUI でユーザー クロック周波数が固定されていて選択できない v1.1 v1.4
(ザイリンクス アンサー 50228) (ISE 14.1/Vivado 2012.1) - Gen1/Gen2 コアのコンフィギュレーションでパフォーマンス レベルを Extreme に設定すると、コアが正しく機能しない v1.1 v1.2
(ザイリンクス アンサー 47876) (ISE 14.1/Vivado 2012.1) サポートされるシミュレータ v1.1 v1.2
(ザイリンクス アンサー 47604) (ISE 14.1/Vivado 2012.1) - Poisoned AtomicOp に応答するとき間違ったバイト カウントが設定される v1.1 未修正
(ザイリンクス アンサー 47610) (ISE 14.1/Vivado 2012.1) - デフォルト サンプル デザインでのアドレス アライン モードのサポート v1.1 v1.4
(ザイリンクス アンサー 47613) (Vivado 2012.1) - XSIM フローのサポート v1.1 v1.2
(ザイリンクス アンサー 47614) (ISE 14.1/Vivado 2012.1) - サンプル デザインでのレガシ エンドポイント コンフィギュレーションのサポート v1.1 v1.3
(ザイリンクス アンサー 47615) (ISE 14.1/Vivado 2012.1) - IP コンフィギュレーションによってはタイミング違反が発生する v1.1 未修正

注記 : [問題の発生したバージョン] 列は、問題が最初に発生したバージョンを示します。それ以前のバージョンでも問題が発生していた可能性はありますが、以前のバージョンではそれを検証するテストは行われていません。

その他の情報:

改訂履歴

2012/05/08 - 初版
05/15/2012 - (ザイリンクス アンサー 47876) を追加
2012/05/30 - (ザイリンクス アンサー 50183) を追加
2012/06/06 - ISE 14.1/Vivado 2012.1 デバイス パック リリース用に更新
2012/07/25 - ISE 14.2/Vivado 2012.2 用に更新
2012/08/02 - (ザイリンクス アンサー 50232) の「修正バージョン」を変更
2012/10/23 - ISE 14.3/Vivado 2012.3 用に更新
2012/11/16 - (ザイリンクス アンサー 52275) を追加
2012/11/28 - (ザイリンクス アンサー 53151) を追加
2012/11/29 - (ザイリンクス アンサー 47611) を削除
2012/12/18 - ISE 14.4/Vivado 2012.4 用に更新
2013/01/21 - (ザイリンクス アンサー 53740) を追加
2013/02/22 - (ザイリンクス アンサー 54174) を追加
2013/04/03 - ISE 14.5 用に更新
2013/05/17 - (ザイリンクス アンサー 56057) を追加
2013/06/19 - ISE 14.6 用にアップデート)
2013/10/03 - (ザイリンクス アンサー 57777) を追加
2013/10/23 - ISE 14.7 y用にアップデート

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51901 Virtex-7 FPGA VC709 コネクティビティ キット - 既知の問題およびリリース ノートのマスター アンサー N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47674 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - 仮想チャネル機能が常にイネーブルになっている N/A N/A
47671 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - SR-IOV 制御レジスタの ARI 対応階層 (ARI Capable Hierarchy) ビットが間違ってリセットされる N/A N/A
47670 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - 仮想チャネル リソース制御レジスタの TC/VC マップ フィールドでリセット値が間違っている N/A N/A
47668 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - AER ヘッダー ログ オーバーフロー ステータス ビットのサポート N/A N/A
47614 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - サンプル デザインでのレガシ エンドポイント コンフィギュレーションのサポート N/A N/A
47613 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (Vivado 2012.1) - XSIM フローのサポート N/A N/A
47612 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1) - CORE Generator ツールでの SSIT デバイスのサポート N/A N/A
47611 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - ビット ファイル生成のサポート N/A N/A
47610 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - デフォルト サンプル デザインでのアドレス アライン モードのサポート N/A N/A
47609 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - IES シリコンでの D1 低電力デバイス ステートのサポート N/A N/A
47608 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - IES シリコンでは PF0_PM_CSR_NOSOFTRESET を 1'b1 にする必要がある N/A N/A
47607 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - IES シリコンでの TPH (TLP Processing Hints) のサポート N/A N/A
47606 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - IES シリコンでの ECRC サポート N/A N/A
47605 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - IES シリコンでの RBAR サポート N/A N/A
47604 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - Poisoned AtomicOp に応答するとき間違ったバイト カウントが設定される N/A N/A
50232 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - Gen3 コア コンフィギュレーションで Secondary PCI Express Extended Capability がデフォルトで有効になっていない N/A N/A
50228 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - Gen1/Gen2 コアのコンフィギュレーションでパフォーマンス レベルを Extreme に設定すると、コアが正しく機能しない N/A N/A
50276 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (Vivado 2012.1) - *_CAPABILITY_POINTER 値が誤っている N/A N/A
50312 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - コアがメモリ読み出し TLP アップストリームを送信しない N/A N/A
50333 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - x4、2.5GT/s、64 ビット インターフェイス幅にコアを構成すると、GUI で誤って 62.5MHz が選択される N/A N/A
52449 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.3 (ISE 14.3/Vivado 2012.3) - ルート ポート コンフィギュレーションのサポート N/A N/A
52497 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.3 (ISE 14.3) - SR-IOV がイネーブルの場合に物理関数の初期 VF および合計 VF の値を 0 にすることは不可 N/A N/A
53312 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 (Vivado 2012.4/ISE 14.4) - IES デバイスのサポート N/A N/A
53371 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 (ISE 14.4) - VC709 ザイリンクス開発ボードのサポート N/A N/A
53747 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 - GTH での RXCDR_CFG 属性が間違っているためリンクが機能しない N/A N/A
54902 Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2013.1 および ISE Design Suite 14.5 での IES/GES デバイス サポート N/A N/A
56057 Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.4 [Vivado 2012.4] - コンフィギュレーション読み出しリクエストに対しコアが間違ったデバイス ID を返す可能性がある N/A N/A
AR# 47441
日付 11/04/2013
ステータス アクティブ
種類 リリース ノート
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)

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