UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 47448

LogiCORE IP Serial RapidIO Gen2 v1.3 - back-to-back トランザクションでの Tvalid の動作

説明

SRIO コアから back-to-back でパケットを連続で受信すると、2 種類の Tvalid 動作が見られます。

1. Tlast の直後に Tvalid がディアサートされる。

2. High にアサートされたままになる。

これらの異なる動作が見られるのはなぜですか。

ソリューション

どちらの動作も有効です。

Tvalid の特性 :


  • 特にパケットのストリームが同じユーザー インターフェイスに送信される場合に、b2b (back-to-back) パケットが見られます。
  • パケットが 1 つおきに異なるデスティネーションに送信される場合、tlast の後に常にサイレント サイクルがあります (すべてのインターフェイス)。
  • RX バッファーの動作が低い場合は、パケット間にデッド サイクルが配置されることがよくあります。
     

コアはできる限り back-to-back パケットを送信します。 

back-to-back パケットを送信するか、パケット間にデッド サイクルを配置するかは、コアが決定できます。

AR# 47448
日付 10/13/2014
ステータス アクティブ
種類 一般
IP
  • Serial RapidIO
このページをブックマークに追加