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AR# 47490

Vivado タイミング - 2 つのクロック入力が使用されると 1 つのクロック ドメインでタイミング違反が発生する


クロック ウィザードで 2 つのクロック入力が設定されると、MMCM/PLL 出力クロックに対して以下の違反が発生します。

Slack (VIOLATED) : -1.871ns
Source: counters[2].counter_reg[2][15]/Q
(rising edge-triggered cell FDCE clocked by clknetwork/clkout1_1 {rise@0.000ns fall@2.780ns period=6.666ns})
Destination: counters[2].counter_reg[2][15]/D
(rising edge-triggered cell FDCE clocked by clknetwork/clkout1 {rise@0.000ns fall@4.170ns period=10.000ns})
Path Group: clknetwork/clkout1
Path Type: Max at Slow Process Corner
Requirement: 0.002ns
Data Path Delay: 1.396ns (logic 0.364ns (26.080%) route 1.032ns (73.920%))
Logic Levels: 1 (CARRY4=1)
Clock Path Skew: -0.409ns (DCD - SCD + CPR)
Destination Clock Delay (DCD): 3.836ns
Source Clock Delay (SCD): 4.245ns
Clock Pessimism Removal (CPR): 0.000ns
Clock Uncertainty: -0.068ns ((TSJ^2 + DJ^2)^1/2) / 2 + PE
Total System Jitter (TSJ): 0.071ns
Discrete Jitter (DJ): 0.116ns
Phase Error (PE): 0.000ns



XDC ではすべてのクロックがデフォルトで関連しています。関連していないクロックをツールで指定する必要があります。同じツリー上で伝搬しているものでもその必要があります。このような場合には set_clock_groups -physically_exclusive を使用してください。

set_clock_groups -physically_exclusive -group [get_clocks -include_generated_clocks -of [get_pins clknetwork/plle2_adv_inst/CLKIN1]] -group [get_clocks -include_generated_clocks -of [get_pins clknetwork/plle2_adv_inst/CLKIN2]]

これにより、CLKIN1 と CLKIN2 (およびこれらの派生クロック) が同時に使用されないようになります。

AR# 47490
日付 09/26/2013
ステータス アクティブ
種類 一般
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