DBGDSCR レジスタの Sticky Pipeline Advance ビットは、プロセッサがアイドル状態であるかどうかを検出するためデバッガをイネーブルにします。CPU では、デバッグ APB インターフェイスを介した DBGDRCR[3] へのアクセスがインプリメントされないので、デバッガーは Sticky Pipeline Advance ビットを消去することができません。
| 影響: | 深刻な問題ではありません。Sticky Pipeline Advance ビットのコンセプトは使用できません。 |
回避策 : | なし |
対象となるコンフィギュレーション : | ARM プロセッサの 1 つまたは両方を使用するシステム |
対象となるデバイス リビジョン: | すべて。修正の予定はありません。(Xilinx Answer 47916) - 「Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点」を参照してください。 |
詳細
Sticky Pipeline Advance レジスタ (DBGDSCR レジスタのビット 25) は、プロセッサがアイドル状態であるかどうかを検出するためデバッガをイネーブルにします。このビットは、プロセッサ パイプラインが 1 命令を終了するたびに 1 に設定されます。DBGDRCR[3] への 1 書き込みでこのビットは消去されます。このビットを消去するための DBGDRCR[3] へのデバッグ APB アクセスが Cortex-A9 ではインプリメントされないのが問題です。
影響
深刻な問題ではありません。この問題のため、DBGDSCR の Sticky Pipeline Advance ビットは外部デバッガーで消去することができません。
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 47916 | Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点 | N/A | N/A |
| AR# 47557 | |
|---|---|
| 日付 | 05/23/2018 |
| ステータス | アクティブ |
| 種類 | デザイン アドバイザリ |
| デバイス | |