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AR# 47579

Zynq-7000 AP SoC、SPI - マスター モードのセットアップ タイミングと SPI 基準クロック周期

説明

SPI インターフェイスをマスター モードで実行しているとき、MI のセットアップ タイミングは SPI 基準クロック周期によって異なります。これは常に 1 基準クロック周期に等しくなります。

ソリューション

影響 :
あまり重要ではありません。新しいセットアップ要件を満たすと問題は発生しません。
回避策 : ボードを設定する前に基準クロック値がわかっていて、スピードが最も遅い基準クロックの周期と同じセットアップでタイミングが満たされている限り、問題はありません。
対象となるコンフィギュレーション : SPI コントローラーをマスター モードで使用するシステム
対象となるデバイス リビジョン : (ザイリンクス アンサー 47916) - 「Zynq-7000 AP SoC シリコン リビジョンの違い」を参照してください。


注記 :

SPI_REF_CLK クロック周波数は、CPU_1x クロック周波数よりも大きな値にする必要があります。

GES デバイスの場合、SPI_REF_CLK クロック周波数は、125MHz またはそれ以下にする必要があります.
プロダクション デバイスの場合、SPI_REF_CLK クロック周波数は 200MHz またはそれ以下にする必要があります。

最終デザインがこれらの制約を確実に満たすようにしてください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47916 Zynq-7000 AP SoC デバイス - シリコン リビジョン間の相違点 N/A N/A
AR# 47579
日付 11/28/2013
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Zynq-7000
  • XA Zynq-7000
  • Zynq-7000Q
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