MRW 操作は実行するのに時間がかかります。MRR または標準メモリ読み出しが MRW サイクル後 128 DDR クロック サイクル内に発生すると、MRR または標準メモリ読み出しからのデータが破損します。
MRW 操作後の 128 クロック サイクル以内に読み出しを実行しないようにすると、破損は回避できます。
影響: | 深刻な問題ではありません。MRW 操作を使用するザイリンクスの手動キャリブレーション アルゴリズムでは、この問題が考慮されます。 |
回避策: | 下記の「ソリューション」セクションに示すように、回避策は 2 つあります。 |
対象となる構成: | DDR メモリ コントローラーを使用するシステム |
対象となるデバイス リビジョン: | すべて。修正予定はありません。(Xilinx Answer 47916) - 「Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点」を参照してください。 |
回避策の詳細
この問題の回避策は 2 つあります。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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47916 | Zynq-7000 AP SoC デバイス - シリコン リビジョン間の相違点 | N/A | N/A |
AR# 47581 | |
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日付 | 06/13/2018 |
ステータス | アクティブ |
種類 | デザイン アドバイザリ |
デバイス |