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AR# 47608

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - IES シリコンでは PF0_PM_CSR_NOSOFTRESET を 1'b1 にする必要がある

説明


問題のあったバージョン : v1.1
修正されたバージョンおよび既知の問題 : (ザイリンクス アンサー 47441) を参照してください。

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 コアでは、IES シリコンで PF0_PM_CSR_NOSOFTRESET を 1'b1 にする必要があります。

ソリューション


生成されたコアのファイルではデフォルトで PF0_PM_CSR_NOSOFTRESET の値が 1'b1 になっています。IES シリコンをターゲットにしている場合は、この設定をデフォルト値から変更しないでください。この問題は既知の問題であり、今後のコアのリリースで修正される予定です。

注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

改訂履歴
2012/05/08 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 47608
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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