Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 コアを含むデザインに対しビット ファイルを生成することは、システム リセットをロックしない限りサポートされていません。
ビット ファイルを生成する必要のある場合は、まずピンにシステム リセットをロックする必要があります。ザイリンクス開発ボードをターゲットにしている場合、デフォルトの IP 出力が設定に従ってシステム リセットをロックします。このコンフィギュレーションでビット ファイル生成はサポートされています。
エラー メッセージが表示されないようにするには、ザイリンクス開発ボード以外のボード用にビット ファイルを生成するときに、システム リセットをロックせず、BitGen オプションに -ise を追加します。
改訂履歴
2012/05/08 - 初版
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 47441 | Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題 | N/A | N/A |
| AR# 47611 | |
|---|---|
| 日付 | 08/27/2013 |
| ステータス | アクティブ |
| 種類 | 一般 |
| IP | |