AR# 47664

説明

OPTDELAY リソースの使用の際に BUFIODQS クロック ネットが配線されないことがあります。

2 つの関連する BUFR クロックで同じ I/O コンポーネントを駆動する場合、これら BUFR クロックの遅延を一致させるために、この配線は必要です。

不正な配線には 2 つの原因があります。

1. マルチスレッドをイネーブルにして (-mt) PAR を実行すると、OPTDELAY リソースを使用して PAR で以前実行された配線 (ロックされている) はマルチスレッド配線ツールで考慮されません。
   不正なタイミング制約 (たとえば maxskew) に含まれるネットの場合、マルチスレッド配線ツールはそのネットを破棄して再度配線するだけです。
    
2. FPGA Editor で未配線にした後に再度配線されたネットは、必要な OPTDELAY リソースで再配線されません。

OPTDELAY リソースを使用した BUFDQS ネットの正しい配線

ソリューション

DRC チェックが作成され、間違って配線された BUFIODQS ネットを検出します。

同時に、配線が不正である可能性がある場合、デザインは FPGA Editor で検証されます。

不要なタイミング制約を削除し、上記に示したネットの破棄と再配線を回避してください。