OPTDELAY リソースの使用の際に BUFIODQS クロック ネットが配線されないことがあります。
2 つの関連する BUFR クロックで同じ I/O コンポーネントを駆動する場合、これら BUFR クロックの遅延を一致させるために、この配線は必要です。
不正な配線には 2 つの原因があります。
OPTDELAY リソースを使用した BUFDQS ネットの正しい配線
DRC チェックが作成され、間違って配線された BUFIODQS ネットを検出します。
同時に、配線が不正である可能性がある場合、デザインは FPGA Editor で検証されます。
不要なタイミング制約を削除し、上記に示したネットの破棄と再配線を回避してください。