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AR# 47668

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1 / Vivado 2012.1) - AER ヘッダー ログ オーバーフロー ステータス ビットのサポート

説明


問題のあったバージョン : v1.1
修正されたバージョンおよび既知の問題: (ザイリンクス アンサー 47441) を参照してください。

仮想ファンクション コンフィギュレーション スペースに対し、オプションの AER 訂正可能エラー ステータス レジスタのヘッダー ログ オオーバーフロー ステータス ビットがサポートされていません。

ソリューション

この問題は既知の問題であり、今後のリリースで修正される予定です。

注記 : [バージョン] 列は、問題が最初に発生したバージョンがリストされます。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは実行されていませんでした。

改訂履歴
2012/05/08 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 47668
日付 02/05/2013
ステータス アクティブ
種類 既知の問題
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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