説明

ソリューション

• MIG PLL ロック後の 200 マイクロ秒間の待機は不要となり、省くことができます。
   
• MIG Virtex-6 FPGA QDRII+ IP では、PLL を安定させるため 2048 クロック必要ですが、これは Samsung に対してのみ有効となります。
  
  つまり、Cypress パーツをアップデートするには、クロック周期に関係なく 20 マイクロ秒待機する必要があります。

1. QDR メモリの実行周波数により、 CLK_STABLE パラメーターを 20 マイクロ秒に増やします。
   
   サンプルのトップ モジュールで CLK_STABLE を検索してください。またはデザインのトップ モジュールを使用して CLK_STABLE = (20*1000*1000/(CLK_PERIOD)) に変更します。


2. 次のローカル パラメーターを 0 に変更して 200us の遅延をスキップします。
    
   phy_read_sync.v/vhd ファイルから INIT_DONE を探して値を次のように変更します。
   
   変更前の値 :
     localparam INIT_DONE = (SIM_INIT_OPTION != "NONE") ? 10 : (200*1000*1000/CLK_PERIOD);
   変更後の値 :
     localparam INIT_DONE = 0;

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