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AR# 47735

FIFO Generator v9.1- ISE 14.1/VIVADO 2012.1 - リリース ノートおよび既知の問題 (ISE)

説明

このアンサーは、ISE 14.1 でリリースされた FIFO Generator v9.1 コアのリリース ノートで、次の情報が記載されています。



1. 概要
2. 新機能
2.1 ISE
2.2 Vivado
3. サポートされるデバイス
3.1 ISE
3.2 Vivado
4. 修正点
4.1 ISE
4.2 Vivado
5. 既知の問題
5.1 ISE
5.2 Vivado
6. テクニカル サポート

インストール手順、CORE Generator の一般的な既知の問題、デザイン ツール要件は、『IP リリース ノート ガイド』を参照してください。
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

ソリューション

1. 概要

このコアの IP インストール手順の最新版は、次の Web サイトを参照してください。
http://japan.xilinx.com/products/ipcenter/FIFO_Generator.htm

システム要件は、次のサイトを参照してください。
http://japan.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm

このアンサーでは、ザイリンクス LogiCORE IP FIFO Generator v8.4 のリリース ノートと既知の問題を示します。 コアの最新アップデートはこちらの製品ページをご覧ください。
http://japan.xilinx.com/products/ipcenter/FIFO_Generator.htm

2. 新機能

2.1 ISE
- ISE 14.1 ソフトウェアをサポート
- 防衛グレード Virtex-7Q、Kintex-7Q、Artix-7Q および Zynq-Q、防衛グレードの低電力 Kintex-7QL および Artix-7QL、オートモーティブZynq デバイスをサポート
- AXI FIFO に対し最大 4096 までのデータ幅をサポート
- AXI FIFO に対しサイドバンド信号としてプログラマブルな Full/Empty フラグをサポート

2.2 Vivado
- 2012.1 ソフトウェア サポート
- 防衛グレード Virtex-7Q、Kintex-7Q、Artix-7Q および Zynq-Q、防衛グレード低電力 Kintex-7QL および Artix-7QL、およびオートモーティブZynq デバイスをサポート
-AXI FIFO に対し最大 4096 までのデータ幅をサポート
- AXI FIFO に対しサイドバンド信号としてプログラマブルな Full/Empty フラグをサポート

................................................................................

3. サポート デバイス

3.1 ISE
このリリースのコアでは、次のデバイス ファミリがサポートされています。

すべての 7 シリーズ デバイス
Zynq-7000 デバイス
すべての Virtex-6 デバイス
すべて Spartan-6 デバイス
すべての Virtex-5 デバイス
すべて Spartan-3 デバイス
すべての Virtex-4 デバイス
3.2 Vivado
すべての 7 シリーズ デヴァイス
Zynq-7000 デバイス

................................................................................

4. 修正点

4.1 ISE
- なし

4.2 Vivado
- なし

................................................................................

5. 既知の問題

5.1 ISE

リリース時点での v9.1 の既知の問題は次のとおりです。

1.XCO ファイルをインポートすると XCO コンフィギュレーションが変更される
説明 : FIFO Generator GUI で、XCO ファイル (独立クロック、分配メモリ コンフィギュレーション) を Virtex-4 の CORE Generator プロジェクトにインポートした後、1 ページ目で FIFO タイプを [Independent Clocks, Built-in FIFO] に変更すると、2 ページ目で [Read Clock Frequency and Write Clock Frequency] オプションが正しく表示されません。

CR 467240
アンサー 31379

2. コモン クロック ビルトイン FIFO への最初の書き込みの後のステータス フラグが確約されない
説明 : Virtex-6 FPGA の非同期リセットのある コモン クロック ビルトイン FIFO コンフィギュレーションを使用していると、最初の書き込みの後に FIFO ステータス フラグの正しい動作が確約されません。
回避策 : リセットの負のエッジを RDCLK/WRCLK に同期させます。

詳細情報およびその他の回避策については、アンサー 41099 を参照してください。

5.2 Vivado
- なし

テクニカル サポート

japan.xilinx.com/support からウェブケースを開いてください。質問事項は、製品担当のチームで対処いたします。

ザイリンクスでは、このコアの資料に記載されているガイドラインに従って使用されている場合にサポートを提供していますが、ガイドラインに従っていない場合のデザインでのタイミング、機能、およびサポートは保証しかねます。
AR# 47735
日付 05/16/2012
ステータス アクティブ
種類 既知の問題
IP
  • FIFO Generator
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