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AR# 47816

7 Series - ISE 14.x/Vivado 2012.x Design Suite Known Issues Related to 7 Series FPGAs

説明

This answer record describes the known issues for the 7 series FPGAs used with the ISE 14.x and Vivado 2012.x Design Suites.

ソリューション


次に、ISE 14.x デザイン ツールの既知の問題で 7 シリーズ FPGA に関するものをリストします。このリストに含まれていない問題がある可能性もあります。このリストに含まれていない問題が発生した場合は、ウェブケースを開いてザイリンクス テクニカル サポートにご連絡ください。



ISE 14.3 および Vivado 2012.3 Design Suites

一般
(ザイリンクス アンサー 43347)Kintex-7 FPGA - 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 45696)Kintex-7 - エンジニアリング サンプル (GES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 43423)Virtex-7 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 44971)7 シリーズ XADC - オンチップ基準の精度
(ザイリンクス アンサー 45781) 7 シリーズ XADC - INL 仕様の情報
(ザイリンクス アンサー 41615) 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される

開発ボード
(ザイリンクス アンサー 45382) Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー レコード
(ザイリンクス アンサー 45934) Kintex-7 FPGA KC705 - リリース ノートおよび既知の問題のマスター アンサー レコード

7 シリーズ トランシーバー - GTP、GTX、GTH、GTZ
(ザイリンクス アンサー 50827)7 Series FPGA Transceiver Wizard v2.2 - リリース ノートおよび既知の問題

ChipScope
(ザイリンクス アンサー 47769)14.x ChipScope Pro - ChipScope Pro 14.x ツールの既知の問題

MIG
(ザイリンクス アンサー 45195)MIG 7 Series - すべてのバージョンのリリース ノートおよび既知の問題

Integrated Block for PCI Express
(ザイリンクス アンサー 40469)7 Series Integrated Block for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題
(ザイリンクス アンサー 47441)Virtex-7 FPGA Gen3 Integrated Block for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題

追加情報

ISE Design Suite 14.x の一般的な既知の問題のリストは、『ザイリンクス デザイン ツール : リリース ノート ガイド』 (UG631) を参照してください。ISE Design Suite 14.x のダウンロード、インストール、およびライセンスの取得方法は、『ザイリンクス デザイン ツール : インストールおよびライセンス ガイド』 (UG798) を参照してください。

(ザイリンクス アンサー 42944)Virtex-7 FPGA デザイン アドバイザリのマスター アンサー
(ザイリンクス アンサー 42946)Kintex-7 FPGA デザイン アドバイザリのマスター アンサー
(ザイリンクス アンサー 47916)Zynq-7000 EPP エラッタのデザイン アドバイザリ マスター アンサー
(ザイリンクス アンサー 51456) Artix-7 FPGA のデザイン アドバイザリのマスター アンサー



ISE 14.2 および Vivado 2012.2 Design Suite

一般
(ザイリンクス アンサー 43347)Kintex-7 FPGA - 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 45696)Kintex-7 FPGA - エンジニアリング サンプル (GES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 43423)Virtex-7 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 44971)7 シリーズ XADC - オンチップ基準の精度
(ザイリンクス アンサー 45781) 7 シリーズ XADC - INL 仕様の情報
(ザイリンクス アンサー 41615) 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される

開発ボード
(ザイリンクス アンサー 45382) Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー レコード
(ザイリンクス アンサー 45934) Kintex-7 FPGA KC705 - リリース ノートおよび既知の問題のマスター アンサー レコード

7 シリーズ トランシーバー - GTP、GTX、GTH、GTZ
(ザイリンクス アンサー 50827)7 Series FPGA Transceiver Wizard v2.2 - リリース ノートおよび既知の問題

ChipScope
(ザイリンクス アンサー 47769)14.x ChipScope Pro - ChipScope Pro 14.x ツールの既知の問題

MIG
(ザイリンクス アンサー 45195)MIG 7 Series - すべてのバージョンのリリース ノートおよび既知の問題

Integrated Block for PCI Express
(ザイリンクス アンサー 40469)7 Series Integrated Block for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題
(ザイリンクス アンサー 47441)Virtex-7 FPGA Gen3 Integrated Block for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題

追加情報

ISE Design Suite 14.x の一般的な既知の問題のリストは、『ザイリンクス デザイン ツール : リリース ノート ガイド』 (UG631) を参照してください。ISE Design Suite 14.x のダウンロード、インストール、およびライセンスの取得方法は、『ザイリンクス デザイン ツール : インストールおよびライセンス ガイド』 (UG798) を参照してください。

(ザイリンクス アンサー 42944)Virtex-7 FPGA デザイン アドバイザリのマスター アンサー
(ザイリンクス アンサー 42946)Kintex-7 FPGA デザイン アドバイザリのマスター アンサー
(ザイリンクス アンサー 47916) Zynq-7000 EPP エラッタのデザイン アドバイザリ マスター アンサー
(ザイリンクス アンサー 51456) Artix-7 FPGA のデザイン アドバイザリのマスター アンサー



ISE 14.1 および Vivado 2012.1 Design Suite

一般
(ザイリンクス アンサー 43347)Kintex-7 FPGA - 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 45696)Kintex-7 FPGA - エンジニアリング サンプル (GES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 43423)Virtex-7 初期エンジニアリング サンプル (IES) に関するアンサーのリストと既知の問題
(ザイリンクス アンサー 44971)7 シリーズ XADC - オンチップ基準の精度
(ザイリンクス アンサー 45781) 7 シリーズ XADC - INL 仕様の情報
(ザイリンクス アンサー 41615) 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される

GTX および GTH
(ザイリンクス アンサー 43339) 7 シリーズ トランシーバーのソフトウェア使用モデルの変更
(ザイリンクス アンサー 45685) 7 Series FPGAs Transceiver Wizard v1.6 - 既知の問題およびリリース ノート

ChipScope
(ザイリンクス アンサー 47769) 14.x ChipScope Pro - ChipScope Pro 14.x ツールの既知の問題

MIG
(ザイリンクス アンサー 45195) MIG 7 Series - すべてのバージョンのリリース ノートおよび既知の問題

Integrated Block for PCI Express
(ザイリンクス アンサー 40469)7 Series Integrated Block for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題
(ザイリンクス アンサー 47441)Virtex-7 FPGA Gen3 Integrated Block for PCI Express - すべてのバージョンのリリース ノートおよび既知の問題

追加情報

ISE Design Suite 14.x の一般的な既知の問題のリストは、『ザイリンクス デザイン ツール : リリース ノート ガイド』 (UG631) を参照してください。ISE Design Suite 14.x のダウンロード、インストール、およびライセンスの取得方法は、『ザイリンクス デザイン ツール : インストールおよびライセンス ガイド』 (UG798) を参照してください。

(ザイリンクス アンサー 42944)Virtex-7 FPGA デザイン アドバイザリのマスター アンサー
(ザイリンクス アンサー 42946)Kintex-7 FPGA デザイン アドバイザリのマスター アンサー

改訂履歴
2012/10/22 - 14.3/2012.3 デザイン ツール リリース用に更新
2012/07/25 - 14.2 および 2012.2 デザイン ツール リリース用に更新
2012/05/09 -初版

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51192 Artix-7 - 初期エンジニアリング サンプル (IES) の既知の問題のマスター アンサー N/A N/A
AR# 47816
日付 02/05/2013
ステータス アクティブ
種類 既知の問題
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
  • Virtex-7 HT
ツール
  • ISE Design Suite - 14.1
  • ISE Design Suite - 14.2
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