次に、ISE 14.x および Vivado 2012.x デザイン ツールの既知の問題で 7 シリーズ FPGA に関するものをリストします。
一般
| (Xilinx Answer 43347) | Kintex-7 - 初期エンジニアリング サンプル (ES) の既知の問題のマスター アンサー |
| (Xilinx Answer 45696) | Kintex-7 - エンジニアリング サンプル (ES) の既知の問題のマスター アンサー |
| (Xilinx Answer 43423) | Virtex-7 初期 ES に関する既知の問題のマスター アンサー |
| (Xilinx Answer 44971) | 7 シリーズ XADC - オンチップ基準の精度 |
| (Xilinx Answer 45781) | 7 シリーズ XADC デザイン アドバイザリ - XADCEnhancedLinearity BitGen オプションの使用 |
| (Xilinx Answer 41615) | 7 シリーズ、BitGen (13.2 以降) - 「ERROR:Bitgen:342 - This design contains pins which are not constrained (LOC) to a specific location or have an undefined I/O Standard (IOSTANDARD)」というエラー メッセージが表示される |
開発ボード
| (Xilinx Answer 45382) | Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー |
| (Xilinx Answer 45934) | Kintex-7 FPGA KC705 - リリース ノートおよび既知の問題のマスター アンサー レコード |
7 シリーズ トランシーバー - GTP、GTX、GTH、GTZ
| (Xilinx Answer 50827) | 7 Series FPGA Transceiver Wizard v2.2 - リリース ノートおよび既知の問題 |
| (Xilinx Answer 46048) | 7 Series FPGA Transceivers Wizard - ウィザードまたは ISE/Vivado ツール バージョンでサポートされるシリコン リビジョン |
ChipScope
| (Xilinx Answer 47769) | 14.x ChipScope Pro および 2012.x Vivado デバッグ ツール - 既知の問題 |
MIG
| (Xilinx Answer 45195) | MIG 7 シリーズ - すべてのバージョンのリリース ノートおよび既知の問題 |
Integrated Block for PCI Express
| (Xilinx Answer 40469) | 7 Series Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンに対するリリース ノートおよび既知の問題 |
| (Xilinx Answer 47441) | Virtex-7 FPGA Gen3 Integrated Block for PCI Express - Vivado 2012.4 および ISE 14.7 までのすべてのバージョンのリリース ノートおよび既知の問題 |
その他の情報
ISE Design Suite 14.x の一般的な既知の問題のリストは、『ISE Design Suite 14: リリース ノート、インストールおよびラ イセンス』 (UG631) を参照してください。
ISE Design Suite 14.x のライセンスのダウンロード、インストール、および取得方法は、『ザイリンクス デザイン ツール: インストールおよびライセンス ガイド』 (UG798) を参照してください。
| (Xilinx Answer 42944) | Virtex-7 FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 42946) | Kintex-7 FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 47916) | Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点 |
| (Xilinx Answer 51456) | Artix-7 FPGA のデザイン アドバイザリのマスター アンサー |
| (Xilinx Answer 50906) | Kintex-7 325T、410T、420T および Virtex-7 485XT プロダクション デバイスのデザイン アドバイザリ - GES とプロダクション デバイス間のビットストリーム互換性要件 |
改訂履歴
| 2013/02/05 | 14.X/2012.x デザイン ツール リリース用にアップデート |
| 2012/10/22 | 14.3/2012.3 デザイン ツール リリース用にアップデート |
| 2012/07/25 | 14.2 および 2012.2 デザイン ツール リリース用にアップデート |
| 2012/05/09 | 初版 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 47397 | Vivado Design Suite 2012 - 既知の問題 | N/A | N/A |
| 51901 | Virtex-7 FPGA VC709 コネクティビティ キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 45382 | Virtex-7 FPGA VC707 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| 51900 | Artix-7 FPGA AC701 評価キット - 既知の問題およびリリース ノートのマスター アンサー | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 51192 | Artix-7 - 初期エンジニアリング サンプル (IES) の既知の問題のマスター アンサー | N/A | N/A |
| AR# 47816 | |
|---|---|
| 日付 | 06/20/2018 |
| ステータス | アクティブ |
| 種類 | 既知の問題 |
| デバイス |
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| ツール |
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