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AR# 47868

LogiCORE SPI-4.2 (POS-PHY L4) - TSClk がグローバル クロッキング、パフォーマンスが >= 1 Gb/s に設定されていると DRC エラーが発生する


Virtex-6、Kintex-7 または Virtex-7 デザインに対し、TSClk クロック分配がグローバル クロッキング、パフォーマンスが >= 1Gbps になっている SPI-4.2 コアをインプリメントすると、次のような DRC エラーが表示されます。

Invalid attribute value - <no location>
The configured VCO frequency is out of range for Cell pl4_src_clk0/mmcm1. Valid FVCO range varies depending on speed grade: 600MHz - 1200MHz(-1), 600MHz - 1440MHz(-2), 600MHz - 1600MHz(-3). The computed FCVO is a function of the input frequency CLKIN1_PERIOD, the division factor DIVCLK_DIVIDE, and the CLKFBOUT_MULT_F attribute (FVCO = 1000*CLKFBOUT_MULT_F/(CLKIN1_PERIOD*DIVCLK_DIVIDE)). The CLKIN1_PERIOD attribute is set to the clock constraint value on the CLKIN1 period or can be set as an attribute in HDL. Please adjust the CLKIN1_PERIOD, CLKFBOUT_MULT_F or DIVCLK_DIVIDE attributes to configure the Cell's VCO frequency to be within the valid range.
Related violations: <none>


1. pl4_src_clk.v/vhd ファイルを開き、内部 TSClk を生成する MMCM への属性を変更します (インスタンス名は mmcm1)。
2. CLKFBOUT_MULT_F および CLKOUT0_DIVIDE_F の値を 9 から 7 に変更します。
AR# 47868
日付 05/29/2012
ステータス アクティブ
種類 一般
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Virtex-6Q
  • Virtex-6QL
  • Virtex-7
  • Virtex-7 HT
  • Kintex-7
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  • Less
  • SPI-4 Phase 2 Interface Solutions
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