Zynq-7000 デバイスについては、Zynq のデータシート、テクニカル リファレンス マニュアル、およびその他の資料で説明されています。
このアンサーでは、これらの資料に含まれない重要なデザイン アドバイザリおよびその他の注意点をリストします。
技術的な内容は、ザイリンクス Zynq-7000 SoC ソリューション センター (Xilinx Answer 52512) にまとめられています。
2018 年 4 月 9 日のデザイン アドバイザリ
| (Xilinx Answer 70537) | すべての ISE バージョンおよび VIvado 2017.2 以前のバージョンでの Zynq-7000 SoC RSVDGND ピンおよび PL STARTUPE2 プリミティブの要件に関するデザイン アドバイザリ |
2016 年 11 月 1 日のデザイン アドバイザリ
| (Xilinx Answer 68006) | 2016.1 および 2016.2 ザイリンクス デザイン ツール (Vivado、SDAccel、SDSoC) の write_bitstream に関するデザイン アドバイザリ - マルチスレッドが原因でコンフィギュレーション メモリ セルが正しく設定されない可能性がある |
2016 年 8 月 8 日のデザイン アドバイザリ
| (Xilinx Answer 66871) | 7 シリーズ FPGA および Zynq-7000 SoC - 電源投入中の HR I/O の遷移 |
2015 年 11 月 2 日のデザイン アドバイザリ
| (Xilinx Answer 65688) | Zynq-7000 PS DDR のデザイン アドバイザリ - LPDDR2 DRAM では温度軽減が [High] では十分でないことがある |
Design Advisory Alerted on October 19, 2015 年 10 月 19 日のデザイン アドバイザリ
| (Xilinx Answer 65145) | Zynq-7000 PS DDR のデザイン アドバイザリ - DDR3 CKE ディアサート時間が短すぎる |
2015年 9 月 14 日のデザイン アドバイザリ
| (Xilinx Answer 65240) | Zynq-7000 SoC のデザイン アドバイザリ - PS eFUSE インテグリティのためのパワーオン/オフ シーケンス要件 |
2015 年 2 月 23 日のデザイン アドバイザリ
| (Xilinx Answer 63149) | Zynq-7000 SoC のデザイン アドバイザリ - PS_POR_B リセット シーケンスによりセキュア ロックダウンがトリガーされる |
2014 年 6 月 23 日のデザイン アドバイザリ
| (Xilinx Answer 60848) | Zynq-7000 SoC のデザイン アドバイザリ - スタティック メモリ コントローラー、パラレル (SRAM/NOR) インターフェイス 64 MB コンフィギュレーションの問題 |
2014 年 6 月 2 日のデザイン アドバイザリ
| (Xilinx Answer 60454) | Zynq-7000 PS DDR コントローラーのデザイン アドバイザリ - ISE/EDK および Vivado 2013.3 以前で DDR IO が適切に設定されない |
2014 年 4 月 28 日のデザイン アドバイザリ
| (Xilinx Answer 59999) | Zynq-7000 SoC、eMMC のデザイン アドバイザリ - JEDEC 規格 4.41 では 3 ns の入力ホールド タイムが必要 |
2013 年 12 月 9 日のデザイン アドバイザリ
| (Xilinx Answer 57930) | Zynq-7000 SoC のデザイン アドバイザリ - VMODE が 1.8V に設定されているとバウンダリ スキャン テストでエラーとなる |
| (Xilinx Answer 58694) | Zynq-7000 SoC のデザイン アドバイザリ - デカップリング キャパシタ要件のアップデート (デカップリング キャパシタの追加が必要な状況) |
2013 年 10 月 14 日のデザイン アドバイザリ
| (Xilinx Answer 57744) | Zynq-7000 SoC のデザイン アドバイザリ - 16 MB より大型のフラッシュを使用する場合の Zynq および QSPI のリセット要件 |
2013 年 9 月 16 日のデザイン アドバイザリ
| (Xilinx Answer 57193) | Artix-7、Kintex-7、Virtex-7、Zynq-7000 パッケージのデザイン アドバイザリ - 7 シリーズの熱抵抗値 (Theta-JA、Theta-JB、Theta-JC) をさらに正確な値にアップデート (多くは大幅に変更) |
2013 年 6 月 24 日のデザイン アドバイザリ
| (Xilinx Answer 56195) | Zynq-7000 SoC のデザイン アドバイザリ - ES シリコンでは機能していたデザインがプロダクション シリコンではブートしない |
2013 年 2 月 18 日のデザイン アドバイザリ
| (Xilinx Answer 47916) | Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点 |
| (Xilinx Answer 53450) | Zynq-7000 SoC、USB のデザイン アドバイザリ - ULPI インターフェイスに 1ns の入力ホールド タイムが必要 |
| (Xilinx Answer 54190) | Zynq-7000 SoC、APU のデザイン アドバイザリ - L2 キャッシュ操作が実行されるには slcr.L2C_RAM レジスタをプログラムする必要がある |
| (Xilinx Answer 54195) | Zynq-7000 VCCPLL 電源感度のデザイン アドバイザリ |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 53450 | Zynq-7000 SoC、USB のデザイン アドバイザリ - ULPI インターフェイスに 1 ns の入力ホールド タイムが必要 | N/A | N/A |
| 54190 | Zynq-7000 SoC、APU のデザイン アドバイザリ - L2 キャッシュ操作には slcr.L2C_RAM レジスタをプログラムする必要がある | N/A | N/A |
| 54195 | Zynq-7000 SoC のデザイン アドバイザリ - VCCPLL の扱い | N/A | N/A |
| 56195 | Zynq-7000 SoC のデザイン アドバイザリ - ES シリコンでは機能していたデザインがプロダクション シリコンではブートしない | N/A | N/A |
| 57744 | Zynq-7000 SoC のデザイン アドバイザリ - 16 MB より大型のフラッシュを使用する場合の Zynq および QSPI のリセット要件 | N/A | N/A |
| 57930 | Zynq-7000 SoC のデザイン アドバイザリ - VMODE が 1.8V に設定されているとバウンダリ スキャン テストでエラーとなる | N/A | N/A |
| 58694 | Zynq-7000 SoC のデザイン アドバイザリ - デカップリング キャパシタ要件のアップデート (デカップリング キャパシタの追加が必要な状況) | N/A | N/A |
| 60454 | Zynq-7000 PS DDR コントローラーのデザイン アドバイザリ - ISE/EDK および Vivado 2013.3 以前で DDR IO が適切に設定されない | N/A | N/A |
| 63149 | Zynq-7000 SoC のデザイン アドバイザリ - PS_POR_B リセット シーケンスによりセキュア ロックダウンがトリガーされる | N/A | N/A |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 47864 | Zynq-7000 SoC ZC702 評価キット - リリース ノートおよび既知の問題 - マスター アンサー | N/A | N/A |