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AR# 47938

Virtex-6 FPGA の 14.1 タイミング解析に関するデザイン アドバイザリ - OFFSET OUT および FROM:TO 制約の解析で Tioop/Tiotp 値が増加する

説明

ISE Design Suite 14.1 を使用していて、Tioop および Tiotp タイミング遅延が増加しているのに気が付きました。 タイミング スコアも増加しているようです。これはなぜですか。

ソリューション


これらのタイミング遅延は、I/O 規格調整遅延を含めるために増加しており、最終的なタイミング スコアにも影響を与える可能性があります。IOB には PAD、ILOGIC、および OLOGIC が含まれるので、単純な FF (OFF) から PAD へのパスには Tioop タイミング遅延が含まれます。I/O 規格調整遅延は、両方のプロセス コーナーと、両コーナーの最小/最大 (min/max) に追加されているので、出力データ パスのほとんどで遅延は増加します。OBUF T → O およびOBUF I → O パスに関連するデータ パスでも遅延は増加します。

タイミング遅延 Tioop は間違ってこの変更の影響を受けており、ISE Design Suite 14.2 で修正される予定です。

タイミング遅延 Tiotp は 14.1 での正しい変更です。

これはタイミング解析ソフトウェアの問題であり、データシートの変更ではありません。この遅延増加がタイミング スコアに影響するかどうかを判断するには、デザインのタイミングをもう 1 度解析してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
40835 ザイリンクス タイミング ソリューション センターのデザイン アドバイザリ N/A N/A
34565 Virtex-6 FPGA デザイン アドバイザリのマスター アンサー N/A N/A
AR# 47938
日付 05/22/2012
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Virtex-6 CXT
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ツール
  • ISE Design Suite - 14.1
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