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AR# 47959

13.4 Virtex-6 のタイミング解析 - ブロック RAM または FIFO コンポーネントのクロック到達時間が不正になる

説明

ブロック RAM/FIFO へのタイミング パスまたはブロック RAM/FIFO からのタイミング パスを解析すると、ソース クロックとデスティネーション クロックいずれかのクロック到達時間が不正になり、要件がさらに小さくなります。これらのパスにはフル サイクルがあるべきです。この問題はいつ修正されますか。

ソリューション

この問題は ISE Design Suite 14.1 で修正されていますが、NGDbuild からインプリメンテーションを再実行する必要があります。
AR# 47959
日付 05/24/2012
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex-6 CXT
  • Virtex-6 HXT
  • Virtex-6 LX
  • More
  • Virtex-6 LXT
  • Virtex-6 SXT
  • Virtex-6Q
  • Less
ツール
  • ISE Design Suite - 13.3
  • ISE Design Suite - 13.4
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