2. サポート
  3. AR# 50154: LogiCORE IP Asynchronous Sample Rate Converter (ASRC) v1.0 - Why does the core not behave as expected when Verilog generation is selected?

AR# 50154

|

LogiCORE IP Asynchronous Sample Rate Converter (ASRC) v1.0 - Verilog 生成が選択されているとコアが予期どおりに動作しない

説明

Verilog 生成が選択されているとコアが予期どおりに動作しないのはなぜですか。

ソリューション


GUI のパラメーター MAX_COUNT および FIFO_SET_POINT が、Verilog ラッパーファイル (*_synth.v) に正しく渡されていないために発生する既知の問題です。また、shift_reg_27x16.v の generate 文で文が 1 つ足りないために問題が発生しています。

これらの問題は ISE 14.3 Asynchronous Sample Rate Converter (ASRC) v1.0 で修正されています。14.3 およびそれ以降のバージョンで Asynchronous Sample Rate Converter (ASRC) v1.0 を再生成でき、これらの変更点は自動的に含まれます。

この問題を回避するには、*_synth.v (71 から 73 行目) を変更します。

変更前 :
.C_FAMILY("virtex6"),
.FIFO_SET_POINT(000010000),
.MAX_COUNT(00001111111111)

変更後 :
.C_FAMILY("virtex6"),
.FIFO_SET_POINT(16),
.MAX_COUNT(1023)

また、shift_reg_27x16.v (70 行目) を変更します。

変更前 :
begin

変更後 :
begin:shift_reg_gen

LogiCORE IP Asynchronous Sample Rate Converter (ASRC) のリリース ノートおよび既知の問題は、(ザイリンクス アンサー 47209) を参照してください。
AR# 50154
日付 01/16/2013
ステータス アーカイブ
種類 一般
デバイス
IP
People Also Viewed