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AR# 50163

Tandem コンフィギュレーション - Tandem ソリューションを使用した場合にデザインに追加される信号

説明

PCIe での高速コンフィギュレーションに Tandem PROM/PCIe ソリューションを使用した場合に、デザインに追加される信号はありますか。

ソリューション

コアおよびサンプル デザインには、Tandem コンフィギュレーション専用のポート (信号) が含まれています。これらの信号は、 1 段目 (コア) と 2 段目 (ユーザー ロジック) の間のハンドシェークに使用されます。これらの信号は、ユーザー アプリケーションのイベントを調整します。次に、これらの信号について説明します。

  • user_clk : PCIe IP コアのメイン内部クロックです。このクロックを使用して、コアと直接通信するユーザー ロジックを同期化します。
  • user_reset : コアがリセットされたときに、コアと通信するロジックをリセットするために使用します。
  • user_app_rdy : user_reset に関連しています。user_reset が発行され、user_reset がディアサートされた後、user_app_rdy が 2 ~ 12 クロック サイクル間アサートされます。この遅延により、PCIe トランザクション中に user_app_rdy がアサートされることはありません。


これらのインターフェイス信号に加え、IP コアに ICAP (Tandem PCIe のみ) および STARTUP ブロックをインスタンシエートすると、PCIe IP モジュール インターフェイスにこれらのブロックのポートが複製されます。ユーザー アプリケーションをこれらのブロックに接続する際は、icap_* および startup_* ポートを使用します。user_app_rdy がアサートされ、デザインが完全に動作するまで、ユーザー アプリケーションからこれらのポートにアクセスしないでください。これが唯一の要件です。

AR# 50163
日付 06/25/2013
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2013.2
IP
  • 7 Series Integrated Block for PCI Express (PCIe)
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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