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AR# 50183

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - コアのコンフィギュレーション GUI でユーザー クロック周波数が固定されていて選択できない

説明

問題の発生したバージョン : v1.1
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 47441) を参照

Virtex-7 FPGA Gen3 Integrated Block for PCI Express の製品ガイドに「Data Width and Clock Frequency Settings for the Client Interfaces」という表があります。 

この表には、同じスピード、リンク幅、AXI-4 ストリーム インターフェイス幅でサポートされているユーザー クロック周波数が記載されています。 

しかし、コアのコンフィギュレーション GUI では、この周波数が選択できず、ある定数値に固定されています。

この周波数を GUI にあるもの以外の、サポートされている周波数に変更するにはどうすればよいでしょうか。

ソリューション

コアのコンフィギュレーション GUI ですべての使用可能なコンフィギュレーションがサポートされているわけではありません。 

しかし、製品ガイドにリストされている別の周波数を設定する必要がある場合は、要件に沿って xilinx_pcie_3_0_7vx_ep.v および xilinx_pcie_3_0_7vx_rp.v ソース ファイルを変更します。 

両方のファイルはコアを生成すると生成されます。 

 

次のパラメーターのデフォルト値をこれらのファイルで変更する必要があります。

Vivado 2012.1 でコアを生成する場合は、pcie3_7x_v1_1_0.v ファイルも変更する必要があります。 

このファイルは sim および synth ディレクトリにあります。

parameter integer USER_CLK2_FREQ = <IF_FREQ>


IF_FREQ には次の 3 つの値のいずれかを指定します。

2 - 62.5MHz
3 - 125MHz
4 - 250MHz

上記の情報は現在製品ガイドには含まれていません。 

この情報は、コアの次のリリースの製品ガイドに含められる予定です。

注記 : 「問題の発生したバージョン」は問題が最初に発生したバージョンを指します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2012/06/06 - 初版

AR# 50183
日付 03/16/2015
ステータス アクティブ
種類 既知の問題
ツール
  • ISE Design Suite - 14.1
  • Vivado Design Suite - 2012.1
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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