UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 50232

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - Gen3 コア コンフィギュレーションで Secondary PCI Express Extended Capability がデフォルトで有効になっていない

説明


問題のあったバージョン : v1.1
修正された問題やその他の既知の問題は、(ザイリンクス アンサー 47441) を参照してください。

PCI Express Base Specification v3.0 によると、Gen3 コア コンフィギュレーションでは Secondary PCI Express Extended Capability がデフォルトで有効のはずですが、現バージョンのコアでは、有効になっていません。この問題によって、Gen3 ではなく Gen2 のレートでコアがリンクアップする可能性があります。

ソリューション


この問題は既知の問題であり、今後のリリースで修正される予定です。この問題を回避するには、最後に有効になった Extended Capability の NextCap ポインターが Secondary PCIe Cap (300h) を指すようにします。その他の拡張機能を有効にする場合は、次の変更が必要です。

変更前 :

*_AER_CAP_NEXTPTR = 12'h000

変更後 :

*_AER_CAP_NEXTPTR = 12'h300

注記 : 「問題のあったバージョン」とは、問題が最初に確認されたバージョンです。問題はそれより以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2013/08/01 - 回避策の追加
2012/4/6 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 50232
日付 02/03/2013
ステータス アクティブ
種類 既知の問題
ツール
  • Vivado - 2012.1
  • ISE Design Suite - 14.1
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
このページをブックマークに追加