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AR# 50312

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - コアがメモリ読み出し TLP アップストリームを送信しない

説明


問題のあったバージョン : v1.1
修正されたバージョンや既知の問題は、(ザイリンクス アンサー 47441) を参照してください。

メモリ読み出し TLP をリンク パートナーへ送信しようとしますが、バックエンド エンドポイント ユーザー アプリケーションによって TLP がコアに正しく現れているにもかかわらず、Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 コアはこれらの TLP を送信しません。
TLP の完了に問題はありません。

ソリューション


この問題は既知の問題であり、今後のリリースで修正される予定です。回避策として、AXISTEN_IF_RQ_PARITY_CHK パラメーターを FALSE に設定してください。 これはデフォルトで TRUE になっています。このパラメーターは source ディレクトリにある pcie_3_0_7vx.v ファイルに含まれています。

注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは行われていません。

改訂履歴
2012/06/06 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 50312
日付 06/06/2012
ステータス アクティブ
種類 既知の問題
ツール
  • Vivado - 2012.1
  • ISE Design Suite - 14.1
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