AR# 50321

LogiCORE IP Tri-Mode Ethernet MAC v5.3 - VHDL RGMII 1G サンプル デザインを使用すると、BUFGMUX インスタンシエーションで合成エラーが発生する

説明

Tri-Mode Ethernet MAC v5.3 の 1G のみ RGMII インターフェイス用に VHDL で生成されたサンプル デザインを使用すると、合成中にエラーが発生します。 

問題は、このコンフィギュレーションでのみ発生します。 

次のようなエラー メッセージが表示されます。

Parsing architecture <PHY_IF> of entity <tri_mode_eth_mac_v5_3_rgmii_v2_0_if>.
ERROR:HDLCompiler:1314 - "C:\designs\coregen\z7\tri_mode_eth_mac_v5_3\example_design\physical\tri_mode_eth_mac_v5_3_rgmii_v2_0_if.vhd" Line 349: Formal port/generic <i> is not declared in <bufgmux>
ERROR:HDLCompiler:854 - "C:\designs\coregen\z7\tri_mode_eth_mac_v5_3\example_design\physical\tri_mode_eth_mac_v5_3_rgmii_v2_0_if.vhd" Line 123: Unit <phy_if> ignored due to previous errors.
VHDL file C:\designs\coregen\z7\tri_mode_eth_mac_v5_3\example_design\physical\tri_mode_eth_mac_v5_3_rgmii_v2_0_if.vhd ignored due to error

ソリューション

BUFGMUX がインスタンシエートされていますが、BUFG が使用されるべきです。

この問題を修正するには、core_name_rgmii_v2_0_if.vhd ファイルの次の行を変更します。

bufg_gmii_rx_clk : BUFGMUX
port map (
I => rx_clk0,
O => rx_clk_int
);

これらを次のように変更します。

bufg_gmii_rx_clk : BUFG
port map (
I => rx_clk0,
O => rx_clk_int
);

AR# 50321
日付 11/06/2014
ステータス アクティブ
種類 一般
IP