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AR# 50333

Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 (ISE 14.1/Vivado 2012.1) - x4、2.5GT/s、64 ビット インターフェイス幅にコアを構成すると、GUI で誤って 62.5MHz が選択される

説明


問題のあったバージョン : v1.1
修正されたバージョンやその他の既知の問題は、{(ザイリンクス アンサー 47441) を参照してください。
Virtex-7 FPGA Gen3 Integrated Block for PCI Express v1.1 コアのコンフィギュレーション GUI で、パラメーターを次のように指定すると、AXI-ST インターフェイス周波数に誤って 62.5 MHz が選択されます。レーン幅 - x4、リンク速度 - 2.5 GT/s、インターフェイス幅 - 64 ビット

製品ガイドによると、2.5GT/s、x4、64 ビット インターフェイス幅のコアに対してサポートされる AXI-ST インターフェイス周波数は、125MHz および 250MHz のみです。

ソリューション


この問題は既知の問題であり、今後のリリースで修正される予定です。2.5GT/s、x4、64 ビット インターフェイス幅のコアでサポートされている周波数を選択する方法は、(ザイリンクス アンサー 50183) を参照してください。

注記 : 「問題のあったバージョン」は問題が最初に発生したバージョンを指します。問題はそれより以前のバージョンでも発生していた可能性がありますが、古いバージョンではそれを検証するテストは行われていません。

改訂履歴
2012/06/06 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 50333
日付 01/21/2013
ステータス アクティブ
種類 一般
ツール
  • ISE Design Suite - 14.1
  • Vivado - 2012.1
IP
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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