AR# 50338

14.2 CORE Generator - IP 生成中に「WARNING:sim - Component <core aname> does not have a valid model name for VHDL/Verilog synthesis」という警告メッセージが表示される

説明


CORE Generator で IP を生成中、選択されている HDL 言語によって異なりますが、次のような警告メッセージが表示されます。

WARNING:sim - Component fifo_generator_v9_1 does not have a valid model name for VHDL synthesis

または

WARNING:sim - Component fifo_generator_v9_1 does not have a valid model name for Verilog synthesis

なぜこの警告が表示されるのでしょうか。

IP コアは正しく動作しているようです。この警告を無視することはできますか。

ソリューション


この警告メッセージは無視しても問題ありません。CORE Generator で合成ソースを確認するとき、最上位の名前を正しく処理されていません。

この問題は ISE Design Suite 14.3 で修正されています。
AR# 50338
日付 12/14/2012
ステータス アーカイブ
種類 既知の問題
ツール