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AR# 50359

Vivado IP フロー - Vivado プロジェクトで IP コアの構造シミュレーション モデルを生成する方法

説明

Vivado プロジェクト内で IP カタログから IP コアを生成するとき、デフォルトのビヘイビアー シミュレーション モデルではなく、構造シミュレーション モデルの生成を選択したいのですが、できないようです。

構造モデルに切り替えるにはどうしたらよいでしょうか。

ソリューション

切り替えるには次の 3 つのオプションがあります。

  • IP に対し別のプロジェクトを作成して合成し、write_verilog または write_vhdl を使用して構造ネットリストを生成します。別の IP コア プロジェクトを作成するには Vivado ツールで [Manage IP] フローを使用します。
  • プロジェクト全体で IP コアを最上位に設定して合成し、Verilog または VHDL ファイルを書き出し、それをプロジェクトに追加します。この方法だと、別のプロジェクトを作成したり、元の IP をコピーする必要がありません。
  • CORE Generator をスタンドアロンで起動し、CORE Generator プロジェクト設定を構造シミュレーション モデルに設定します。その後、ソースを Vivado ツールにインポートします。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
60121 2014.1 Vivado - ライブラリ XilinxCoreLib のモジュールが [Automatic Update and Compile Order] をオンにしたときに認識されない N/A N/A
AR# 50359
日付 02/18/2016
ステータス アクティブ
種類 一般
デバイス
  • Artix-7
  • Kintex-7
  • Virtex-7
ツール
  • Vivado Design Suite
IP
  • FIFO
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