AR# 50461

MIG 7 Series v1.6 のデザイン アドバイザリ - すべてのインターフェイスのキャリブレーションのアップデート

説明

キャリブレーション アルゴリズムおよびハード ブロック設定は、MIG 7 Series v1.6 ですべてのインターフェイスに対して変更されています。以前のキャリブレーション アルゴリズムおよびハード ブロック設定ではキャリブレーション エラーが発生し、読み出しデータが破損する可能性があるので、MIG 7 Series v1.6 にアップグレードする必要があります。

注記 : MIG 7 Series v1.6 はプロダクション ステータスの IP ではありません。v1.7 以降のバージョンにアップグレードする必要があります。IP をアップグレードし、(ザイリンクス アンサー 53420) を参照してください。

ソリューション

このデザイン アドバイザリ アンサーでは、MIG 7 Series v1.6 でのキャリブレーション アルゴリズムの変更点について説明します。 

Phaser_OUT 循環バッファーの設定をアップデート (全インターフェイス) :

説明 : FPGA プロセスの変動にかかわらず Phaser_OUT 出力の位相が正しくアライメントされるようにするため、Phaser_OUT 循環バッファーの初期値が変更されました。
発生する可能性のあるエラー : Phaser_OUT 循環バッファーの設定をアップデートしないと、Phaser_OUT 出力の位相が正しくアライメントされないために、ライト レベリングまたは書き込みキャリブレーション エラーが発生することがあります。たとえば、ddr_cas_n および ddr_addr[0] のアライメントが 1 クロック サイクルずれます。
修正 : Phaser_OUT 循環バッファーの初期値をアップデート

Phaser_IN および DQS IOB コンフィギュレーションをアップデート (DDR3 および DDR2 のみ) :

説明 : 
すべてのコンポーネント (FPGA および DRAM) で DQS プリアンブルが正しく検証されるようにするため、Phaser_IN ブロックのコンフィギュレーションが変更されました。
発生する可能性のあるエラー : Phaser_IN ブロックのコンフィギュレーションを変更しない場合、一部のデバイスで動作の開始直後に高データ レートで読み出しデータが破損する可能性があります。
修正 : UCF および RTL Phaser_IN および I/O コンフィギュレーションをアップデート

2:1 モードのライト レベリングをアップデート (DDR3 のみ) :

説明 :
2:1 モードで適切な書き込みレイテンシが使用されるようにするため、ライト レベリング Phaser_OUT タップのインクリメント/デクリメント ロジックが変更されました。
発生する可能性のあるエラー : 2:1 ライト レベリング ロジックを変更しない場合、書き込みレイテンシが CWL ではなく CWL+1 に設定されるため、書き込みキャリブレーション エラーが発生する可能性があります。
修正 : ライト レベリング Phaser_OUT タップのインクリメント/デクリメント ロジックを変更

Phaser_IN DQSFOUND および位相ロック キャリブレーションをアップデート (DDR3 のみ) :


説明 :
 最適なキャリブレーション結果が得られるようにするため、Phaser_IN 出力に同期フリップフロップが追加されました。
発生する可能性のあるエラー : キャリブレーションをアップデートしないと、リード レベリング エラーまたは読み出しデータ エラーが発生する可能性があります。
修正 : キャリブレーションの DQSFOUND および位相ロック段階に使用される Phaser_IN 出力をアップデート

改訂履歴

2012/08/06 - デザイン アドバイザリをアップデート
2012/07/25 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

関連アンサー レコード

AR# 50461
日付 08/15/2014
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略
IP