AR# 50549

MIG 7 シリーズ DDR3L - DDR3L を 1.5V VDD で使用し、データシートで定められている 7 シリーズにおける DDR3 の最大レートを達成可能か

説明


『7 シリーズ FPGA データシート : DC 特性およびスイッチング特性』では、DDR3 および DDR3L に異なる最大 PHY (物理インターフェイス) レートが指定されています。

DDR3L で VDD=1.5V を使用して DDR3 に指定されたレートよりも高いレートを達成することはできますか。

注記 : このアンサーはザイリンクス MIG ソリューション センター (ザイリンクス アンサー 34243) の一部です。ザイリンクス MIG ソリューション センターは、MIG に関する質問を解決するのに役立つ情報を掲載しています。MIG を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス MIG ソリューション センターから情報を入手してください。

ソリューション


DDR3 の最大レートを達成するには、使用するメモリに 1.5V 耐性があるだけでなく、1.5V パーツに完全に準拠している必要がありますので、メモリ ベンダーに確認してください。完全に準拠する場合は、DDR3 レートが達成可能です。

完全に準拠することが確認できたら、1.35V パーツ用に MIG デザインを生成します。次に UCF で SSTL_15 の I/O 規格設定を 1.35 から変更し、周波数変更に適したパラメーター (tCK、CL、CWL、PLL 入力周波数、M および D 値など) に修正します。1.5V パーツに必要な周波数で動作する DDR3 のサンプル デザインを別に生成し、それに適した周波数パラメーターを 1.35V の MIG デザインにコピーすることもできます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51705 MIG 7 Series ソリューション センター - デザイン アシスタント - パフォーマンス N/A N/A
AR# 50549
日付 01/24/2013
ステータス アクティブ
種類 ソリューション センター
デバイス
IP