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AR# 50555

Kintex-7 FPGA コネクティビティ キットおよびターゲット リファレンス デザイン - リリース ノートおよび既知の問題 - マスター アンサー レコード

説明

このアンサーでは Kintex-7 FPGA コネクティビティ キットおよびそのターゲット リファレンス デザインのリリース ノートおよび既知の問題を説明します。キットを使用している際に発生する可能性のある問題を回避するために役立つ内容を記載しています。

Kintex-7 FPGA コネクティビティ キット v1.0 には、次のコンポーネントが含まれています。

ソフトウェア

  • ISE Design Suite
  • Fedora 16 LiveCD

ハードウェア

  • Kintex-7 FPGA XC7K325T-2FFG900CES デバイスが搭載された KC705 ボード
  • Kintex-7 FPGA コネクティビティ キット TRD v1.2 およびそれ以降のバージョンは Kintex-7 FPGA XC7K325T-2FFG900C デバイスをターゲットにしています。

ソリューション

Kintex-7 FPGA コネクティビティ キット TRD v1.0 (ISE 14.1、CES シリコン)

環境変数 XILINX および XILINX_PLANAHEAD を設定するには、settings32.sh または settings64.sh を ISE インストール ディレクトリから呼び出すか、または Windows で ISE Design Suite のコマンド プロンプトを [スタート] → [Xilinx ISE Design Suite 14.1] → [Accessories] から起動します。

ザイリンクス評価キットに適用される CE 要件により、PCIe 操作の PC シャーシ要件が変わります。詳細は (ザイリンクス アンサー 50596) を参照してください。

  • シリコン
    • このキットには GES シリコンが搭載された Rev E KC705 ボードが含まれています。詳細は、XC7K325T ES エラッタを参照してください。
  • IP コア
    • 7 シリーズ PCIe (pcie_x8gen2_axi_st_ip) コア : v1.4 - 一部のコンピューターで、PCIe のリンク幅を変更すると、PCIe リンク スピード (2.5Gb/s の場合) が自動的に 5Gb/s になります。
    • 7 シリーズ MIG (mig_axi_mm) : v1.5
    • AXI Interconnect (axi_interconnect_4m_1s) : v1.06a
    • AXI4Lite Interconnect (XPS generated) : v1.06a
    • Ten Gigabit Ethernet MAC (ten_gig_eth_mac_axi_st_ip) : v11.3
    • Ten Gigabit PCS-PMA (ten_gig_eth_pcs_pma_ip) : v2.2 - TRD 用にカスタム変更されています。詳細は、(ザイリンクス アンサー 50557) を参照してください。
    • 10GBASE-R ラッパー用の GT ウィザード : v1.4
    • FIFO Generator : v9.1
    • Z77(Ivy Bridge) プラットフォームで PCIe コアがリンク アップしません。詳細は、(ザイリンクス アンサー 52655) を参照してください。
    • 低温では TXOUTCLK にクロック出力がありません。詳細は、デザイン アドバイザリ (ザイリンクス アンサー 53740) を参照してください。
  • ターゲット リファレンス デザイン
    • GUI で電源番号プロットが表示されない場合があります。詳細は、(ザイリンクス アンサー 50558) を参照してください。
    • ハードウェアで USE_DIFF_QUAD モードをテストする場合、ユーザー ガイドの第 5 章にあるように、KC705 (Rev E) での SFP+ ソケットの極性切り替えは ip_cores/xphy_gt_wrapper/gtwizard_10gbaser_diff_quad_gt.v で処理されます。
    • k7_connectivity_trd_v1_0.zip ファイルを Windows で解凍し、解凍されていないフォルダーを Linux にコピーすると、一部のファイルで実行権限がなくなります。これらのファイルを実行可能にするには、ターミナルで「chmod +x <file name>」を実行する必要があります。
    • デフォルトでは、TRD で DMA IP の評価版が使用されます。この有効期間は 12 時間です。TRD には DMA のフル ネットリストが含まれていますが、これには DMA のフル ライセンスが必要です。DMA のフル ライセンスは NorthWest Logic から購入することができます。
      フル ライセンスを取得したら、使用しているフローにあわせ、ip_cores/dma/netlist/eval ではなく、ip_cores/dma/netlist/full にある DMA ネットリストを使用するため、スクリプトを変更します。
      パスの変更、スクリプトの検索パスの変更も必要です。
  • ツール
    • TRD には ISE Design Suite 14.1 (Logic、System、または Embedded Edition) を使用します。
    • TRD は Modelsim v10.1a を使用してシミュレーションされています。

Kintex-7 FPGA コネクティビティ キット TRD v1.1 (ISE 14.2、CES シリコン)

環境変数 XILINX および XILINX_PLANAHEAD を設定するには、settings32.sh または settings64.sh を ISE インストール ディレクトリから呼び出すか、または Windows で ISE Design Suite のコマンド プロンプトを [スタート] → [Xilinx ISE Design Suite 14.2] → [Accessories] から起動します。

ザイリンクス評価キットに適用される CE 要件により、PCIe 操作の PC シャーシ要件が変わります。詳細は (ザイリンクス アンサー 50596) を参照してください。

  • シリコン
    • このキットには GES シリコンが搭載された Rev E KC705 ボードが含まれています。詳細は、XC7K325T ES エラッタを参照してください。
  • IP コア
    • 7 シリーズ PCIe (pcie_x8gen2_axi_st_ip) コア : v1.6 - 一部のコンピューターで、PCIe のリンク幅を変更すると、PCIe リンク スピード (2.5Gb/s の場合) が自動的に 5Gb/s になります。
    • 7 シリーズ MIG (mig_axi_mm) : v1.6
    • AXI Interconnect (axi_interconnect_4m_1s) : v1.1
    • AXI4Lite Interconnect (XPS generated) : v1.06a
    • Ten Gigabit Ethernet MAC (ten_gig_eth_mac_axi_st_ip) : v11.4
    • Ten Gigabit PCS-PMA (ten_gig_eth_pcs_pma_ip) : v2.2 - TRD 用にカスタム変更されています。詳細は、(ザイリンクス アンサー 50557) を参照してください。
    • 10GBASE-R ラッパー用の GT ウィザード : v1.4
    • FIFO Generator : v9.2
    • Z77(Ivy Bridge) プラットフォームで PCIe コアがリンク アップしません。詳細は、(ザイリンクス アンサー 52655) を参照してください。
    • 低温では TXOUTCLK にクロック出力がありません。詳細は、デザイン アドバイザリ (ザイリンクス アンサー 53740) を参照してください。
  • ターゲット リファレンス デザイン
    • GUI で電源番号プロットが表示されない場合があります。詳細は、(ザイリンクス アンサー 50558) を参照してください。
    • ハードウェアで USE_DIFF_QUAD モードをテストする場合、ユーザー ガイドの第 5 章にあるように、KC705 (Rev E) での SFP+ ソケットの極性切り替えは ip_cores/xphy_gt_wrapper/gtwizard_10gbaser_diff_quad_gt.v で処理されます。
    • k7_connectivity_trd_v1_1.zip ファイルを Windows で解凍し、解凍されていないフォルダーを Linux にコピーすると、一部のファイルで実行権限がなくなります。これらのファイルを実行可能にするには、ターミナルで「chmod +x <file name>」を実行する必要があります。
    • デフォルトでは、TRD で DMA IP の評価版が使用されます。この有効期間は 12 時間です。TRD には DMA のフル ネットリストが含まれていますが、これには DMA のフル ライセンスが必要です。DMA のフル ライセンスは NorthWest Logic から購入することができます。
      フル ライセンスを取得したら、使用しているフローにあわせ、ip_cores/dma/netlist/eval ではなく、ip_cores/dma/netlist/full にある DMA ネットリストを使用するため、スクリプトを変更します。
      パスの変更、スクリプトの検索パスの変更も必要です。
  • ツール
    • TRD には ISE Design Suite 14.2 (Logic、System または Embedded Edition) を使用します。
    • TRD は Modelsim v10.1a を使用してシミュレーションされています。

Kintex-7 FPGA コネクティビティ キット TRD v1.2 (ISE 14.3/2012.3、プロダクション シリコン)

環境変数 XILINX および XILINX_PLANAHEAD を設定するには、settings32.sh または settings64.sh を ISE インストール ディレクトリから呼び出すか、または Windows で ISE Design Suite のコマンド プロンプトを [スタート] → [Xilinx ISE Design Suite 14.3] → [Accessories] から起動します。

ザイリンクス評価キットに適用される CE 要件により、PCIe 操作の PC シャーシ要件が変わります。詳細は (ザイリンクス アンサー 50596) を参照してください。

  • シリコン
    • このキットにはプロダクション シリコンが搭載された Rev 1.0 KC705 ボードが含まれています。
  • IP コア
    • 7 シリーズ PCIe (pcie_x8gen2_axi_st_ip) コア : v1.7 - 一部のコンピューターで、PCIe のリンク幅を変更すると、PCIe リンク スピード (2.5Gb/s の場合) が自動的に 5Gb/s になります。
    • 7 シリーズ MIG (mig_axi_mm) : v1.7
    • AXI Interconnect (axi_interconnect_4m_1s) : v1.1
    • AXI Virtual FIFO Controller : v1.1
    • AXI4Lite Interconnect (XPS generated) : v1.06a
    • Ten Gigabit Ethernet MAC (ten_gig_eth_mac_axi_st_ip) : v11.5
    • Ten Gigabit PCS-PMA (ten_gig_eth_pcs_pma_ip) : v2.5 - TRD 用にカスタム変更されています。詳細は、(ザイリンクス アンサー 50557) を参照してください。
    • 10GBASE-R ラッパー用の GT ウィザード : v2.3
    • FIFO Generator : v9.3
    • Z77(Ivy Bridge) プラットフォームで PCIe コアがリンク アップしません。詳細は、(ザイリンクス アンサー 52655) を参照してください。
    • 低温では TXOUTCLK にクロック出力がありません。詳細は、デザイン アドバイザリ (ザイリンクス アンサー 53740) を参照してください。
  • ターゲット リファレンス デザイン
    • GUI で電源番号プロットが表示されない場合があります。詳細は、(ザイリンクス アンサー 50558) を参照してください。
    • ハードウェアで USE_DIFF_QUAD モードをテストする場合、ユーザー ガイドの第 5 章にあるように、KC705 (Rev E) での SFP+ ソケットの極性切り替えは ip_cores/xphy_gt_wrapper/gtwizard_10gbaser_diff_quad_gt.v で処理されます。
    • k7_connectivity_trd_v1_2.zip ファイルを Windows で解凍し、解凍されていないフォルダーを Linux にコピーすると、一部のファイルで実行権限がなくなります。これらのファイルを実行可能にするには、ターミナルで「chmod +x <file name>」を実行する必要があります。
    • デフォルトでは、TRD で DMA IP の評価版が使用されます。この有効期間は 12 時間です。TRD には DMA のフル ネットリストが含まれていますが、これには DMA のフル ライセンスが必要です。DMA のフル ライセンスは NorthWest Logic から購入することができます。
      フル ライセンスを取得したら、使用しているフローにあわせ、ip_cores/dma/netlist/eval ではなく、ip_cores/dma/netlist/full にある DMA ネットリストを使用するため、スクリプトを変更します。
      パスの変更、スクリプトの検索パスの変更も必要です。
  • ツール
    • TRD には ISE Design Suite 14.3 (Logic、System または Embedded Edition) を使用します。
    • TRD には Vivado 2012.3 を使用します。
    • TRD は Modelsim v10.1a を使用してシミュレーションされています。

Kintex-7 FPGA コネクティビティ キット TRD v1.3 (Vivado 2012.4、プロダクション シリコン)

環境変数 XILINX および XILINX_PLANAHEAD を設定するには、settings32.sh または settings64.sh を ISE インストール ディレクトリから呼び出すか、または Windows で ISE Design Suite のコマンド プロンプトを [スタート] → [Xilinx ISE Design Suite 14.4] → [Accessories] から起動します。

ザイリンクス評価キットに適用される CE 要件により、PCIe 操作の PC シャーシ要件が変わります。詳細は (ザイリンクス アンサー 50596) を参照してください。

  • シリコン
    • このキットにはプロダクション シリコンが搭載された Rev 1.0 KC705 ボードが含まれています。
  • IP コア
    • 7 シリーズ PCIe (pcie_x8gen2_axi_st_ip) コア : v1.8 - 一部のコンピューターで、PCIe のリンク幅を変更すると、PCIe リンク スピード (2.5Gb/s の場合) が自動的に 5Gb/s になります。
    • 7 シリーズ MIG (mig_axi_mm) : v1.8
    • AXI Interconnect (axi_interconnect_4m_1s) : v1.1
    • AXI Virtual FIFO Controller : v1.1
    • AXI4Lite Interconnect (XPS generated) : v1.06a
    • Ten Gigabit Ethernet MAC (ten_gig_eth_mac_axi_st_ip) : v11.5
    • Ten Gigabit PCS-PMA (ten_gig_eth_pcs_pma_ip) : v2.6 - TRD 用にカスタム変更されています。詳細は、(ザイリンクス アンサー 50557) を参照してください。
    • 10GBASE-R ラッパー用の GT ウィザード : v2.3
    • FIFO Generator : v9.3
    • Z77(Ivy Bridge) プラットフォームで PCIe コアがリンク アップしません。詳細は、(ザイリンクス アンサー 52655) を参照してください。
    • 低温では TXOUTCLK にクロック出力がありません。詳細は、デザイン アドバイザリ (ザイリンクス アンサー 53740) を参照してください。
  • ターゲット リファレンス デザイン
    • GUI で電源番号プロットが表示されない場合があります。詳細は、(ザイリンクス アンサー 50558) を参照してください。
    • ハードウェアで USE_DIFF_QUAD モードをテストする場合、ユーザー ガイドの第 5 章にあるように、KC705 (Rev E) での SFP+ ソケットの極性切り替えは ip_cores/xphy_gt_wrapper/grwizard_10gbaser_diff_quad_gt.v で処理されます。
    • k7_connectivity_trd_v1_3.zip ファイルを Windows で解凍し、解凍されていないフォルダーを Linux にコピーすると、一部のファイルで実行権限がなくなります。これらのファイルを実行可能にするには、ターミナルで「chmod +x <file name>」を実行する必要があります。
    • デフォルトでは、TRD で DMA IP の評価版が使用されます。この有効期間は 12 時間です。TRD には DMA のフル ネットリストが含まれていますが、これには DMA のフル ライセンスが必要です。DMA のフル ライセンスは NorthWest Logic から購入することができます。
      フル ライセンスを取得したら、使用しているフローにあわせ、ip_cores/dma/netlist/eval ではなく、ip_cores/dma/netlist/full にある DMA ネットリストを使用するため、スクリプトを変更します。
      パスの変更、スクリプトの検索パスの変更も必要です。
  • ツール
    • TRD には Vivado 2012.4 を使用します。
    • TRD は Modelsim v10.1a を使用してシミュレーションされています。

Kintex-7 FPGA コネクティビティ キット TRD v1.4 (Vivado 2013.1、プロダクション シリコン)

環境変数 XILINX および XILINX_PLANAHEAD を設定するには、settings32.sh または settings64.sh を ISE インストール ディレクトリから呼び出すか、または Windows で ISE Design Suite のコマンド プロンプトを [スタート] → [Xilinx ISE Design Suite 14.1] → [Accessories] から起動します。

ザイリンクス評価キットに適用される CE 要件により、PCIe 操作の PC シャーシ要件が変わります。詳細は (ザイリンクス アンサー 50596) を参照してください。

  • シリコン
    • このキットにはプロダクション シリコンが搭載された Rev 1.0 KC705 ボードが含まれています。
  • IP コア
    • 7 シリーズ PCIe (pcie_x8gen2_axi_st_ip) コア : v2.0 - 一部のコンピューターで、PCIe のリンク幅を変更すると、PCIe リンク スピード (2.5Gb/s の場合) が自動的に 5Gb/s になります。
    • 7 Series MIG (mig_axi_mm) : v1.9a
    • AXI Interconnect (axi_interconnect_4m_1s) : v1.1
    • AXI Virtual FIFO Controller : v2.0
    • AXI4Lite Interconnect (XPS generated) : v1.06a
    • Ten Gigabit Ethernet MAC (ten_gig_eth_mac_axi_st_ip) : v12.0
    • Ten Gigabit PCS-PMA (ten_gig_eth_pcs_pma_ip) : v3.0 - TRD 用にカスタム変更されています。詳細は、(ザイリンクス アンサー 50557) を参照してください。
    • 10GBASE-R ラッパー用の GT ウィザード : v2.3
    • FIFO Generator : v10.0
    • 低温では TXOUTCLK にクロック出力がありません。詳細は、デザイン アドバイザリ (ザイリンクス アンサー 53740) を参照してください。
    • DDR3/DDR2 PRBS キャリブレーション結果が適用されません。 詳細は、(ザイリンクス アンサー 55912) を参照してください。
  • ターゲット リファレンス デザイン
    • GUI で電源番号プロットが表示されない場合があります。詳細は、(ザイリンクス アンサー 50558) を参照してください。
    • ハードウェアで USE_DIFF_QUAD モードをテストする場合、ユーザー ガイドの第 5 章にあるように、KC705 (Rev E) での SFP+ ソケットの極性切り替えは ip_cores/xphy_gt_wrapper/grwizard_10gbaser_diff_quad_gt.v で処理されます。
    • k7_connectivity_trd_v1_4.zip ファイルを Windows で解凍し、解凍されていないフォルダーを Linux にコピーすると、一部のファイルで実行権限がなくなります。これらのファイルを実行可能にするには、ターミナルで「chmod +x <file name>」を実行する必要があります。
    • デフォルトでは、TRD で DMA IP の評価版が使用されます。この有効期間は 12 時間です。TRD には DMA のフル ネットリストが含まれていますが、これには DMA のフル ライセンスが必要です。DMA のフル ライセンスは NorthWest Logic から購入することができます。
      フル ライセンスを取得したら、使用しているフローにあわせ、ip_cores/dma/netlist/eval ではなく、ip_cores/dma/netlist/full にある DMA ネットリストを使用するため、スクリプトを変更します。
      パスの変更、スクリプトの検索パスの変更も必要です。
  • ツール
    • TRD には Vivado Design Suite 2013.1 を使用します。
    • TRD は Modelsim v10.1b を使用してシミュレーションされています。

アンサー レコード リファレンス

サブアンサー レコード

AR# 50555
日付 05/13/2013
ステータス アクティブ
種類 既知の問題
Boards & Kits
  • Kintex-7 FPGA Connectivity Kit
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