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AR# 50572

Zynq-7000 サンプル デザイン - PL 生成割り込みの処理

説明

このサンプル デザインは、PL にタイマーをインプリメントします。タイマーの割り込みは GIC IRQ により CPU に通知されます。
注記: サンプル デザイン アンサーには、Zynq-7000 で特定の機能をテストするための技術情報が記載されています。

コードの抜粋、スナップショット、図、またはザイリンクス ツールの特定バージョンでインプリメントされたデザインなどが含まれます。

これらのヒントを今後のザイリンクス ツール リリースにアップデートして、サンプル デザインを必要に応じて修正することも可能です。 
 
これらのサンプル デザインに対するサポートには制限があります。

ソリューション


インプリメンテーションの詳細
 
デザイン タイプPS および PL
ソフトウェア タイプスタンドアロン
CPUシングル CPU
PS 機能GIC、UART1
PL コアAXI TIMER
ボード/ツールZC702
ザイリンクス ツール バージョンVivado 2014.4 または 2016.1
その他の詳細 USB ケーブル II または Digilent ケーブル、ミニ ケーブル、PS コンフィギュレーションは ZC702 テンプレートです。
アドレス マップ

ベース アドレスサイズバス インターフェイス
AXI TIMER0x4280000064KS_AXI




 



詳細手順:

  1. Vivado 2014.4 または 2016.1 を開きます。
  2. Vivado Tcl コンソールに次のコマンドを入力します。
    cd {<full directory of zynq_design_bd.tcl >}
  3. Vivado Tcl コンソールに次のコマンドを入力します。
    source zynq_design_bd_2014_4.tcl" or "source zynq_design_bd_2016_1.tcl"
  4. ブロック デザインを作成したら、その出力ファイルを生成します。
  5. 生成されたら、ラッパーを生成します。
  6. ビットストリームを生成します。 
  7. ビットストリームを生成したら、インプリメントしたデザインを開きます。
  8. [File] メニューで、[Export Hardware for SDK] をクリックして、すべてのオプションをチェックします。
  9. SDK が起動したら、BSP と空のアプリケーションを作成します。
  10. 空のアプリケーション プロジェクトに C コードをインポートします。
  11. ターミナルを UART 出力を監視するように設定します。
  12. アプリケーションを実行します。

 

注記: 割り込み ID 番号には注意が必要です。

このデザインの ID 61 は xparameters.h で定義されています。

ID マッピングは Vivado 2013.x と Vivado 2014.x (以降) で異なります。詳細は、(Xilinx Answer 62107) を参照してください。


結果:

割り込み情報がターミナルに繰り返し出力されます。




添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
Pl_timer_intr_test.c 4 KB C
zynq_design_bd_2014_4.tcl 8 KB TCL
zynq_design_bd_2016_1.tcl 69 KB TCL

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51779 Zynq-7000 AP SoC - サンプル デザインおよびテクニカル ヒント N/A N/A
AR# 50572
日付 11/13/2017
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
ツール
  • Vivado Design Suite - 2014.4
  • Vivado Design Suite - 2016.1
Boards & Kits
  • Zynq-7000 SoC ZC702 Evaluation Kit
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