インプリメンテーションの詳細 | |||
---|---|---|---|
デザイン タイプ | PS および PL | ||
ソフトウェア タイプ | スタンドアロン | ||
CPU | シングル CPU | ||
PS 機能 | GIC、UART1 | ||
PL コア | AXI TIMER | ||
ボード/ツール | ZC702 | ||
ザイリンクス ツール バージョン | Vivado 2014.4 または 2016.1 | ||
その他の詳細 | USB ケーブル II または Digilent ケーブル、ミニ ケーブル、PS コンフィギュレーションは ZC702 テンプレートです。 | ||
アドレス マップ | |||
ベース アドレス | サイズ | バス インターフェイス | |
AXI TIMER | 0x42800000 | 64K | S_AXI |
詳細手順:
注記: 割り込み ID 番号には注意が必要です。
このデザインの ID 61 は xparameters.h で定義されています。
ID のマッピングは、 Vivado 2013.x と Vivado 2014.x 以降で異なります。詳細は (Xilinx Answer 62107) を参照してください。
結果:
割り込み情報がターミナルに繰り返し出力されます。タイトル | サイズ | ファイルタイプ |
---|---|---|
Pl_timer_intr_test.c | 4 KB | C |
zynq_design_bd_2014_4.tcl | 8 KB | TCL |
zynq_design_bd_2016_1.tcl | 69 KB | TCL |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
51779 | Zynq-7000 SoC - サンプル デザインおよびテクニカル ヒント | N/A | N/A |
AR# 50572 | |
---|---|
日付 | 05/18/2018 |
ステータス | アクティブ |
種類 | 一般 |
デバイス | |
ツール | |
Boards & Kits |