説明

ソリューション

Verilog デザインの場合 :

1. [Simulate Behavioral Model] を右クリックして [Process Properties] をクリックします。

2. [Other Compiler Options] に -timescale を使用して精度を設定します。たとえば「-timescale 1ps/1fs」と入力します。

構文 :

VHDL デザインの場合 :

1. [Simulate Behavioral Model] を右クリックして [Process Properties] をクリックします。

-timeprecision_vhdl<time_precision>

これにより、すべての VHDL デザイン ユニットの時間精度が指定されます。

time_precision は、数値 (1|10|100|...) の後に単位 (fs|ps|ns|us|ms|s) を付けて指定します。